JPS6364698A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 アドレス・マルチプし・クス方式を採用した記憶装置に
おいて、最初の１回は外部アドレスをセットし、その１
ｊｉＣＡ　Ｓバーのトグルでカウント・アップし、該ウ
ンタの情報をアドレス信号として、列デコーダに送出す
るカウンタを有し、容易に多ビツト構成を実現できる。

〔産業上の利用分野〕

本発明は記憶装置に係り、特に、アドレスマルチプレク
ス方式を採用した記憶装置において、ＣＡＳのトグル（
Ｔｏｇｇｌｅ）でデータが次々と入出力される連続ニブ
ル・モード（Ｎｉｂｂｌｅ　Ｍｏｄｅ　）でのアドレス
・カウンタに関する。

〔従来の技術〕

ニブル（Ｎｉｂｂｌｅ）とは、ハーフ・バイトすなわち
４ビツトを意味する用語である（但し、本朝に於いてニ
ブルなる言葉は必ずしも４ビツトを意味せず広い意味で
使用することにする）。ニブル・モードの動作は第７図
の動作波形図（Ｂ）をみると明らかなように、従来素子
のページ・モード動作（Ａ）と類似している。ページ・
モード動作（Ａ）は１回のＲＡＳバー（反転信号、以下
同じ）入力に対して、複数回のＣＡＳバー人力を行なう
ことにより、通常動作時よりも速いスピードでメモリ・
セルへの書込み・読出しを行なうことが可能になる。部
ち、ページ・モード動作は、ＲＡＳバー信号をアクティ
ブにする際に設定された「行」アドレスに属するメモリ
・セルを、ＲＡＳバーをアクティブにしたまま、「列」
アドレスとＣＡＳバー信号を次々に入力することによっ
てアクセスするものである。行アドレスを変えることな
く動作させるため、行選択のためのアドレス選択時間お
よびリセット時間が不要となり、高速のアクセスタイム
とサイクルタイムが得られる。また、１回のＲＡＳバー
人力によって、アクセスできるメモリ・セルの数は、例
えば、６４にビット素子の場合２５６ビツトとなり、こ
れらのセルに対してランダムに書込み、読出しが行なえ
る。

これに対して、ニブル・モード動作は、１回のＲＡＳバ
ー人力によってアクセスできるセル数は４ビツトと少な
くなるが、４ビツトをアクセスするのに、初めの１ビツ
トを外部アドレスで決めるだけで、その後はＣＡＳバー
を入力するだけで、シリアル且つサイクリックにアクセ
スすること可能とする。従って、ページ・モード動作の
ように各ＣＡＳバー人力の際にアドレスを設定する必要
がないため、さらに高速の動作が可能になる。

従来例としてニブル・モードを行なう６４にのＤＲＡＭ
の書込み、読出し部分の機能ブロック構成例を第８図に
示す。ニブル４ビツトに対応して、４組のデータ・バス
を配置し、読出しの場合は４ビツトの蓄積データを、各
々のデータ・バスを介して各センス・ラッチ８４にラッ
チし、ラッチされたデータをニブル・レジスタ８３によ
って、次々に出力バッファ８１に転送して出力を出す。

一方、書込みの場合は、１個のデータイン・バッファ８
２の出力を各データ・バスに接続された書込みバッファ
８５に並列に入力し、順次書込みバッファ８５を駆動し
てメモリ・セルに人力データを書込む。また、同時にセ
ンス・う・ノチ８４にも書込みデータをラッチさせる。

従って、同一ニブル・モード動作内で蓄積データを書き
換ることもできる。或いは、書込んだ新しいデータを続
出すごとも可能である。

〔発明が解決しようとする問題点〕

ところが、上記ニブル・モードを行なう従来方式では、
入出力（パラレル）を多ビツト構成とする場合、例えば
、４ビツト構成ではそのビット数の４倍の１６組のデー
タ・バス、センスラッチ。

書込みバッファが必要になり、大きな面積を必要とし、
消費電力の増大になるという問題点がある。

また、各ビ、ノドのニブル・モードのシリアルなビット
数を増加する場合も同様に困難である。

〔問題点を解決するための手段〕

本発明に係るニブル・モードは、列デコーダのアドレス
を新に設けたニブル・カウンタで発生させ、そのアドレ
スで列デコーダを選び、データ・バスに情報を出し入れ
ずようにする方式を提供する。

第１図＜Ａ）に本発明のニブル・カウントの原理的説明
図を、第１図（Ｂ）にその動作説明図を示している。図
中、１はニブル・カウンタ、２はアドレス・バッファで
あり、ＡＤＤは外部アドレスを、また、φは外部アドレ
スＡＤＤの列アドレスをセットするクロック信号（ＣＡ
Ｓバー：コラム・アドレス・ストローブの立ち下がりを
とらえて発生）である。その動作は、以下の如くである
。

■　通常のサイクル（ノーマル・サイクル）時に、列ア
ドレスをニブル・カウンタヘセットする。

セット動作は、アドレス・バッファ２へ列アドレスをセ
ットするクロックφで行なう。なお、（ａ）のように外
部アドレスＡＤＤはアドレス・バッファ２を通してニブ
ル・カウンタ１ヘセツトしても、或いは（ｂ）のように
直接ニブル・カウンタ１へ外部アドレスを入れるように
してもよい。

■　アドレスセット後、ニブル・クロックφＮＢＣ印加
時アドレス・カウンタをカウント・アップする。

■　次に来るニブル・サイクルで、ニブル・カウンタの
アドレスを引き出し、列デコーダを動作させる。

その際、（Ｃ）のようにニブル・カウンタ１のアドレス
をアドレス・バッファ２で増幅後列デコーダへ出力して
も良く、或いは、（ｄ）のようにニブル・カウンタ１の
出力を直接列デコーダへ出力しても良い。

■　アドレス出力後は、ニブル・カウンタ１をφＮＢＣ
でカウント・アップする。

〔作用〕

上記本発明の構成によれば、外部アドレスをセットする
のでデータ読出しスピードは従来方式よりそれだけ遅く
なるものの、以下の利点がある。

■　データ・バス、センス・ラッチ回路、書込みバッフ
ァ回路が少なくて済み、面積的に有利である。特に、多
ビット（入出力パラレルのビット数）構成でその効果が
顕著である。

■　従来のニブル・モードはＣＡＳバーのトグルで４ビ
ツト出てくるが、ニブル・カウンタのビット数を増やす
だけでもっと多（のビット数を出力することが可能であ
る。

〔実施例〕

以下に本発明の実施例を図面を参照して詳細に説明する
。

第２図は本発明の実施例のニブル・モードによる書込み
および読出しを行なうブロック構成例を示し、図中、１
はニブル・カウンタ、２はアドレス・バッファであり、
３はセル・アレイ、４は列デコーダ、５はセンス・ラッ
チ（４ビツト分）、６は書込みバッファ（４ビツト分）
、７は出カバソファ、８はデータ・バスである。

第３図は実施例のアドレス・バッファ１とニブル・カウ
ンタ３の１アドレス分の回路図（ＡＤＤＢとＮＢＣ）で
ある。ニブル・モードでは、初めの１ビツトは外部アド
レスＡＤＤで決めてやる必要がある。そこで本実施例で
新に追加したニブル・カウンタには初めの１ビツトのア
ドレスを取り込む機能が必要であり、これを備えている
。即ち、第３図中、アドレス・バッファ２にはＦＦ（フ
リップフロップ）が備えられ、クロックφＬＥ（ラッチ
・イネーブル）で、外部からのアドレスを閉じ込める。

一方、ニブル・カウンタ１にはＦＦが２（固備えられ、
マスタＦＦおよびスレー７゛ＦＦとして交互に動作する
。外部からのアドレスＡＤＤがトランジスタＱＯＩ、Ｑ
Ｏ２によって、アドレス・る。この際、最初の１回だけ
データセットされるように信号φＡＬをコントロールす
る。その後は、トランスファーゲートの制御カウンタφ
Ｔを上げて、ニブル・カウンタ１の情報Ｑ、Ｑバーをノ
ード（）、○に出す。このように、アドレス出力後、ク
ロック端子φＣＬＫに入るクロック信号でカウント・ア
゛ンブし、そのカウンタ↑青幸ＩＱ、Ｑバーを出力して
い（。

なお、ここではアドレス・バッファおよびニブル・カウ
ンタの１ビツト分のＡＤＤＢとＮＢＣを示したが、実際
には所要の外部アドレスをセットするに要するビット数
分備えるもので、例えば、ニブル・モードにおいて、変
化させるアドレスの２ビツト分（２ビット分以上備えて
いても良いがアドレスは変化させない）備える。

第４図はニブル・カウンタ１を構成するための各ビット
のカウンタＮＢＣの接続例を示もので、φＮＢＣクロッ
ク印加時に、ＮＡＮＤゲートで前の情報をもとに桁上げ
するかどうかを決めている。

第５図は第３図で所要のタイミングを発生するためのク
ロック発生回路を示す。

第６図は第５図のクロック発生回路のタイミング・チャ
ートであり、ＲＡＳバー、ＣＡＳバーおよび第５図の■
〜［相］の接続点の内、■、■、■の動作波形、クロッ
クφＬＥ、φＡＬ、φＴ、およびφＮＢＧの波形を示し
ている。図中、ｔ、のタイミングで、初めのアドレスＡ
ＤＤをニブル・カウンタにφＡＬで取り込み、ｔ２のタ
イミングで、φＮＢＣでカウント・アップし、ｔ３のタ
イミングでφＴでカウンタのアドレスを出し、ｔ、のタ
イミングでφＮＢＣでカウント・アップしている。

第６図のタイミング・チャートを参照しながら、第３図
ないし第５図の本実施例の構成の動作をより詳細に説明
する。

ｆｌ）ＣＡＳバーが下がるとクロック発生回路は接続点
■と■のＬ−Ｌ時間を捉えて、山形波形φＡＬを作る。

このφＡＬで外部アドレスをアドレス・バッファ２に取
り込み、φＬＥでラッチする。このアドレスはＡ、Ａバ
ーへ出力され、初めの１ビツトの列アドレスとなる。

Ｓパ゛−でリセットされない限り出ず、１回のみ動ｆＦ
する。このφ八りでニフ゛ル・カウンタ１のスレーブＦ
Ｆにデータをセットする。

（３）　　φＴは逆に■で活性化されるので、２回目以
降のＣＡＳバーのトグルで出るようになる。

（４）ニフ゛ル・カウンタのクロ・ンクφＮＢＣはφ八
りとφＴのＯＲ波形を遅延させ、φＴのＨレベル部分で
スレーブＦＦデータをマスタＦＦへ転送し、Ｌレベル部
分で逆にマスクＦＦデータをスレーブＦＦに送る。

（５）上記の際、第４図に示すニブル・カウンタ接続の
ように前段のカウンタ出力とφＮＢＣのＮＡＮＤをニブ
ル・カウンタのクロックとすることでカウントアツプし
ている。

〔発明の効果〕

以上説明したように、上記本発明の構成によれば、外部
アドレスを一度セットするのでデータ読出しスピードは
それだけ従来方式より遅くなるものの、従来のニブル・
モードは入出力多ビット（パラレルのビット数）構成に
しようとすると、データ・バス、センス・ランチ回路、
書込みバッファ回路の面積がきわめて太き（なり、実現
が困難であるのに対して、本発明の構成ではこれが容易
である。また、本発明ではニブル・カウンタのビット数
を増やすだけでもっと多（のビット数（シリアル）を出
力することが可能となるという利点がある。

【図面の簡単な説明】

第１図（Ａ）は本発明の実施例のカウンタ回路の実施例
の原理的説明図、第１図（Ｂ）はその動作を説明する波
形図、 第２図は本発明の実施例の全体的構成図、第３図は本発
明の実施例におけるニブル・カウンタとアドレス・バッ
ファの１ビツト分の詳細構成図、 第４図は本発明の実施例のニブル・カウンタの接続図、 第５図は本発明の実施例に要するクロック発生回路の構
成図、 第６図は本発明の実施例のクロック発生回路のタイミン
グ・チャート 第７図（Ａ）、　　ＣＢ）は従来例として示したページ
・モード動作およびニブル・モード動作の波形図、 第８図は従来例のニブル・モード動作を行なう入出力部
ブロック図である。 １−・−ニブル・カウンタ、２・−アドレス・バッファ
Ａ　Ｄ　Ｄ−’Ａ部アドレス、ψＮＢＧ−ニブル・クロ
ック信号、３・−・セル・アレイ、４・・−列デコーダ
、５・′・センス・ラッチ、６−・書込みバッファ、７
・・−出力バッファ、８−データ・バス 特許出願人　富士通株式会社（夕１−１ｓ、）代理人　
弁理士　玉蟲久五部（外１名）列デコーダへ （Ｂ） ＋’　ｆ”’４”；に−一一乎一°；等２←＝プル・カ
ウノタヘＣ０ＬＡＤＤ　　　　　　−２，１，カラ、り
よ）をセットする・　　　　　　　　　　　ＡＤＤを出
力する。 本発明の概要説明図 第　　１　　図 Ａ　　　　　　　　　　Ａ 実施例のアドレスバッファとニブルカウンタ第　　３　
　図 従来例の動作波形図 第　　７　　図

Claims (1)

1. 【特許請求の範囲】 アドレス・マルチプレクス方式を採用した記憶装置にお
   いて、 最初の１回は外部アドレスをセットし、その後列アドレ
   ス取込み信号のトグルでカウント・アップし、該カウン
   ト情報をアドレス信号として、列デコーダに直接もしく
   はアドレス・バッファを介して送出するカウンタを有す
   ることを特徴とする記憶装置。