JPH0237447A - メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、パリテイ・チェック機能を有するメモリ集
積回路く以下、メモリＩＣという。）に関するものであ
る。

特に、メモリＩＣの信頼性の向上に関するものである。

［従来の技術］ 従来例の構成を第２図を参照しながら説明する。

第２図は、従来のメモリＩＣを示す配線図である。

第２図において、（１）はアドレス線、（２）は入力デ
ータ線、（３）はアドレス線（１〉及び入力データ線（
２）に接続されアドレスデコーダ、メモリセルアレイ等
から構成された４個のメモリＩＣ１（４）は入力データ
線（３）に接続されたパリティ発生器、（５）はアドレ
ス線（１）及びパリティ発生器（４）に接続されたパリ
ティ保持用メモリ、（６）は４個のメモリＩＣ（３）に
接続された出力データ線、（７）はパリティ保持用メモ
リ（５）及び出力データ線（６）に接続されたパリティ
検査器、（８）はこのパリティ検査器（７）に接続され
たパリティ信号線である。

つぎに、上述した従来例の動作を説明する。

入力データは、アドレス信号によって指定されるメモリ
■ｃ（３）の場所に入力データ線（２）を介して記憶さ
れる。

このとき、同時に、パリティ発生器（４）は、入力デー
タのハイレベルの個数とパリティ・ビットのハイレベル
の個数との和が常に偶数（又は奇数）になるようにパリ
ティ・ビットを発生する。

つぎに、パリティ保持用メモリ（５）は、パリティ・ビ
ットの値をメモリＩＣ（３）に記憶された入力データと
対応する場所に記憶する。

そして、パリティ検査器（７）は、メモリＩＣ（３）か
ら読み出された出力データと、パリティ保持用メモリ（
５）から読み出されたパリティ・ビットとのハイレベル
の個数の和が常に偶数（又は奇数）かを検査する。常に
偶数（又は奇数）でない場合には、パリティ信号線（８
）を介してパリティ・エラー信号を出力する。

［発明が解決しようとする課題］ 上述したような従来のメモリＩＣでは、パリテイ・チェ
ックを実行しようとすると、パリティ発生器、パリティ
保持用メモリ及びパリティ検査器のＩＣが必要であり、
回路が複雑になるという問題点があった。

この発明は、上述した問題点を解決するためになされた
もので、パリティ発生用ＩＣ、パリティ保持用メモリＩ
Ｃ、パリティ検査用ＴＣ等の外付は回路を使用せずにパ
リテイ・チェックを実行できるメモリＩＣを得ることを
目的とする。

［課題を解決するための手段］ この発明に係るメモリＩＣは、以下に述べるような手段
を内蔵したものである。

（ｉ）、データを記憶するデータ記憶手段。

（ｉｉ）、このデータ記憶手段に上記データを書き込む
ときにパリティを発生するパリティ発生手段。

（ｉｉｉ　）　、上記パリティを保持するパリティ保持
手段。

（ｉｖ）　　上記データ記憶手段から上記データを読み
出すときに上記パリティに基づいてパリティチエツクを
するパリティ検査手段。

［作用］ この発明においては、メモリＩＣに内蔵されたパリティ
発生手段によって、データ記憶手段にデータを書き込む
ときにパリティが発生される。

また、メモリＩＣに内蔵されたパリティ保持手段によっ
て、上記パリティが保持される。

そして、メモリＩＣに内蔵されたパリティ検査手段によ
って、上記データ記憶手段から上記データを読み出すと
きに上記パリティに基づいてパリテイ・チェックがされ
る。

「実施例］ 実施例の構成を第１図を参照しながら説明する。

第１図は、この発明の一実施例を示す配線図であり、（
１）、（２）、（６）及び（８）は上記従来装置のもの
と全く同一である。

第１図において、（３＾）は（４＾）、（５＾）、（７
＾）、くっ）及び（１０）から構成されたメモリＩＣで
ある。

ここで、（４＾）はパリティ発生手段であって、この実
施例では入力データＩＩ（２）に接続されたパリティ発
生回路、（５八）はパリティ保持手段であって、この実
施例ではパリティ発生回路（４Δ）及びアドレスデコー
ダ（９）に接続されたパリティ保持メモリ、（７＾）は
パリティ検査手段であって、この実施例ではパリティ保
持メモリ（５＾）及び出力データ線（６）に接続された
パリティ検査回路である。なお、パリティ信号線（８）
はパリティ検査回路（７八）の出力側に接続されている
。

また、（９）はアドレス線（１）に接続されたアドレス
デコーダ、（１０）は入力側がアドレスデコーダ（９）
及び入力データ線（２）に接続されかつ出力側が出力デ
ータ線（６）に接続されたデータ用メモリである。

つぎに、上述した実施例の動作を説明する。

入力データは、アドレスデコーダ（９）によりアドレス
信号がデコードされたデータ用メモリ（１０）の場所に
入力データ線（２）を介して記憶される。

このとき、同時に、パリティ発生回路〈４＾）は、入力
データのハイレベルの個数とパリティ　ビットのハイレ
ベルの個数との和が常に偶数（又は奇数）になるように
パリティ・ビットを発生する。

つぎに、パリティ保持メモリ（５＾）は、パリティ・ビ
ットの値をデータ用メモリ（１０）に記憶された入力デ
ータと対応する場所に記憶する。

そして、パリティ検査回路（７＾）は、データ用メモリ
（１０）から読み出された出力データと、パリティ保持
メモリ（５＾）から読み出されたパリティ・ビットとの
ハイレベルの個数の和が常に偶数（又は奇数）かを検査
し、パリティ・エラーの有無をパリティ信号線（８）を
介して外部回路に出力する。

なお、上記実施例ではアドレスデコーダをメモリＩＣの
内部に設けているが、少なくともその一部をメモリＩＣ
の外部に設けても同様の動作を期待できる。

［発明の効果コ この発明は、以上説明したとおり、データを記憶するデ
ータ記憶手段と、このデータ記憶手段に上記データを書
き込むときにパリティを発生するパリティ発生手段と、
上記パリティを保持するパリティ保持手段と、上記デー
タ記憶手段から上記データを読み出すときに上記パリテ
ィに基づいてパリテイ・チェックをするパリティ検査手
段とを内蔵したので、パリテイ・チェックのための外付
は回路が不要になり、パリティ・ビットを考慮せずに回
路を組むことができ、またチップ数も削減でき、さらに
データの入出力を高速にできるという効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す配線図、第２図は従
来のメモリＩＣを示す配線図である。 図において、 （３＾）・・−メモリＩＣ（メモリ集積回路）、（４＾
）　・・　パリティ発生回路、 （５＾）・・・　パリティ保持メモリ、（７＾）・・・
　パリティ検査回路である。 なお、各図中、同一符号は同一、又は相当部分を示す。 第　１　図 第２図

Claims (1)

【特許請求の範囲】
1. データを記憶するデータ記憶手段、このデータ記憶手段
   に上記データを書き込むときにパリテを発生するパリテ
   イ発生手段、上記パリテイを保持するパリテイ保持手段
   、及び上記データ記憶手段から上記データを読み出すと
   きに上記パリテイに基づいてパリテイ・チェックをする
   パリテイ検査手段を内蔵したことを特徴とするメモリ集
   積回路。