JPS62171032A

JPS62171032A - パイプライン式演算装置用マイクロシ−ケンサ

Info

Publication number: JPS62171032A
Application number: JP30808786A
Authority: JP
Inventors: ローレンス・マクマイケル・ジャーマン; ハワード・マイケル・トマス
Original assignee: Martin Marietta Corp
Current assignee: Lockheed Martin Corp
Priority date: 1986-01-17
Filing date: 1986-12-25
Publication date: 1987-07-28
Also published as: EP0230383A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明はデータ処理の技術に関し、さらに詳しく述べ
れば、パイプライン式演算処理装置の順序づけに用いる
シーケンサに関するものである。

本発明はコープイック（Ｃｏｒｄｉｃ）法を用いる演算
処理装置の動作の順序づけと共に本明細書で説明するこ
とにする。だが、本発明はいくつがの加減算の段階など
を経てデータかパイプラインされる他の演算装置の動作
の順序づけにも使用できることは明らかである。

パイプライン式演算装置はここ数年の間ますます良く知
られてきた。それらは高速コンピュータ、演算プロセッ
サおよび信号プロセッサにしばしば使用されている。か
かる装置の固宵の不利は、与えられた演算の結果が次の
演算に使用できないことである。かくて、一般的に述べ
れば、Ｎ段ディープによってパイプラインされる演算装
置（ＡＵ）では、Ｎ回の演算の最終段の終りに結果が得
られない。したがって、これはかかる演算装置の応用を
データ待ち時間が許される場合またはデータのアレイで
同一演算を行うことができる場合に限定する。第１の制
限はソフトウェア設計処理の際の間、題であり、性能が
失われるのが普通である。第２の制限は応用の範囲をベ
クトル・プロセッサのような一定のプロセッサに限定し
、さらにリアル・タイム方式で共通に要求されるデータ
依存の分岐を不可能にする。

先行技術の例は、マイクロプログラム・シーケサを使用
する信号プロセッサを開示し、かつレジスタのチェーン
を経てデータを進める機能を含む複数個の並列機能の演
算を制御することと共に使用されるビー、ジュー。ニュ
ー、　　（Ｂ、Ｊ、Ｎｅｗ）に対する米国特許第４．３
９３，４６８号に見られる。しかし、本発明のケースの
ような独立プログラムの同時実行を可能にするパイプラ
イン・プロセッサと同期して作動するパイプライン式マ
イクロプログラム・シーケンサの提案開示はない。

先行技術のもう１つの例は、コープイック法を用いてフ
ーリエ変換を行う装置を開示しているビー、シー、バー
（Ｐ、Ｃ，Ｂａｒｒ）らに対する米国特許第４．２３１
，１０２号の形をとる。この特許では、ディジタル語は
三角探索表や乗算を使わずにベクトルｕ転を得る直列加
減算段階によりパイプラインされる。しかし、バーの特
許では一度に唯一のプログラムしか実行できず、コープ
イック・コンピュータによってデータのみがシーケンス
され、データと共に命令をシーケンスすることはできな
い。

本発明の１つの目的は、データもプログラムもいろいろ
な段階でシーケンスされて、ゼロ・データ待ち時間、デ
ータ依存の分岐、および他のデータ形式をパイプライン
式演算装置と共に使用できるようにする、パイプライン
式演算装置用のシーケンサを提供することである。

本発明のもう１つの目的は、１組の各同時論理プロセッ
サ間で演算装置を交互に作動させることによって、先行
技術のデータ待ち時間の制限を受けずにプログラムを操
作し得るシーケンサを提供することである。

本発明のもう１つの目的は、各論理工程が独立プログラ
ムを実行し得るかかる演算装置用のシーケンサを提供す
ることである。

本発明により、各データ・セットか少なくとも２個の変
数を含む複数個の各データ・セットによりかつ各データ
・セット用の関連命令にしたがって、複数回の算術演算
を順次実行する装置が提供される。本演算処理装置は、
データ・セット用の計算命令を与える多ビット命令語と
共に第１および第２変数を表わす少なくとも第１および
第２多ピント・ディジタル語を含むデータ・セットを受
けて一時記憶する入力レジスタ装置を使用する。

さらに処理装置は、各群が関連命令語にしたかってデー
タ・セットによる算術演算のシーケンスを実行するよう
に配列された複数個の算術要素を含む、複数群のパイプ
ライン式算術要素をおのおの含んでいる相互接続された
少なくとも第１および第２計算パイプラインを含む。各
群のパイプライン式算術要素には群の計算結果を一時記
憶する結果レジスタも含まれている。各群について１個
ずつの、かつ関連データーセットか群の結果レジスタに
よって順次受信されるにつれて命令語を順次受けるよう
に順に配列された、題数個のパイプライン式命令レジス
タを含む命令パイプラインが提供される。データ・セッ
トおよび関連命令は、命令語がその関連データ・セット
と共に順に命令パイプラインを通って進むように、処理
装置に順次供給されて処理装置を通る。

本発明の上記その他の目的ならびに利点は、付図に関す
る本発明の好適な実施態様の下記説明から一段と容易に
明らかになると思う。

好適な実施態様のみを説明する目的でかつそれを制限せ
ずに図面についてこれから言及する。第１図は、ここに
説明すべき例において、複数個のパイプライン計算段を
含みかつ座標変換を行うのに役立つ演算処理装置ＡＰＵ
の演算の順序を制御する本発明の１つの応用を示す機能
ブロック図である。演算処理装置ＡＰυは計算バウンド
信号処理、像処理、およびリアル・タイム制御応用と共
にコープイック・アルゴリズムを解決するのに用いられ
る。１つの実例は、自由度６の関節連結ロボット・アー
ムの接合角の解決法に伴う座標変換問題を解決すること
に関する。既知の通り、例えば前述のバー（Ｂａｒｒ）
らに対する米国特許第４．２３１．１０２号において、
コープイック式は２進シフトおよび加減算のみを要求す
る。１つの面では、アルゴリズムは大きさが減少する所
定角の疑似回転のステップ・パイ・ステップ順序によっ
て達成されるベクトル日乾として説明することができる
。各反復後、回転の方向について論理決定が行われるの
で、各回転は所望の結果に向けられる。例えば直角−極
座標変換において、解決法はベクトルのＸおよびＹ成分
で始まり、ベクトルの長さＲおよびＸ軸からの回転角Ｔ
に戻る。アルゴリズムは、ベクトルが正のＸ軸上にある
ように、ベクトルを回転することによってこの変換を行
う。ベクトルがＸ軸上にあるとき、その大きさは直読で
きるそのＸ成分に等しい。角Ｔはベクトルが回転された
角である。

コープイック・アルゴリズムは一連のステップでベクト
ルを回転させ、すなわちまず角±Ａｏたけ、次に角±人
　ないし角±ＡＮだけ回転させる。すべての角Ａ　　、
Ａ　　・・・ＡＮは所定の角であるが、ローその符号は不定である。直角−極座標変換の例では、計
算迎の各ステップにおいて、角の符号はベクトルの現在
のＹ成分の符号と反対になるように選択される。これに
よって、ベクトルが必ず正のＸ軸に向って回転されるこ
とが保証される。実際には、ベクトルは行き過ぎるまで
１つの方向に回転され、次に逆にされて再び行き過ぎる
まで他の方向に回転される。ベクトルは漸小ステップＸ
軸に接近する。Ｎ回転後、ベクトルはＸ軸上にあり、Ｔ
は回転の和に等しい。

コープイックの式は、処理装置がデカルト座標のＸおよ
びＹ成分ならびに回転ｆ！４Ｔを受ける回転変換を得る
のにも使用することができる。それは角Ｔだけ原点のま
わりに反時計方向に回転されたベクトルのＸおよびＹ成
分を解としてもたらす。

この変換のアルゴリズムには、直角−極変換のアルゴリ
ズムと少し違ったものが使用される。直角−極変換では
、アルゴリズムはベクトルの現在の角（Ｔ）の符号を調
べることによってどの方向に回転するかを各ステップで
決定する。回転変換法では、同じ回転方法が使用される
が、決定規則は異なる。かくて、Ｔの符号が「＋」であ
るならば、反時計方向に回転させてＴがらＡ、を引く。

Ｔの■ 馳号が「−」であるならば、時計方向に回転させてＴに
Ａ１を足す。かくて、直角−極変換の規則はベクトルの
Ｙ成分をｒＯＪにする傾向がある。

他方では、回転規則はＴをｒＯＪにしようとする。

いずれにしても、作用は行き過ぎ状態が起こるまで一方
向に回転させ、次に行き過ぎが起こるまで他の方向に回
転させ、これを繰り返すことである。

ベクトルは漸小ステップで前後に変動する。Ｎ回転後、
正味の回転はＴである。算術処理装置自体は後で詳しく
説明することにする。

算術処理装置ＡＰＵが果たすべき機能をいま簡単に述べ
れば、以下で特に注目されるマイクロシーケンサＭＳ　
（第１図）は算術処理装置ＡＰＩＪの作動を制御する働
きをするので、データも命令も算術処理装置を経てパイ
プラインされ、これはかかる算術処理装置がそのパイプ
ライン段を通して１つのプログラムだけしか実行できな
い公知の先行技術の方法とは全く異なる。

算術処理装置ＡＰＵによって変換すべきデータはホスト
・コンピュータＩＩＣに含まれている。変換すべきデー
タ・はデータ記憶装置ＤＨに一時記憶するためインター
フェース制御装置ＩＣＵによってブロックの形で読み出
される。データによって何をなすべきかのプログラム命
令も、インターフェース制御装置によって読み出されて
、プログラム記憶装置Ｐ旧こ記憶される。マイクロシー
ケンサＭＳはプログラム記憶装置ＰＭにあるプログラム
命令を用０てＡＰＩを制御し、データ記憶装置Ｄ１４か
ら１号られる変換すべきデータを働かせて変換を行う。

変換されたデータは次にデータ記憶装置に書き戻されて
、インターフェース制御装置の制御を受けてホスト・コ
ンピュータＩＩＣに送り返される。

第１図に関してさらに詳しく述べれば、ホスト・コンピ
ュータは初期設定の間に、インターフェース制御装置Ｉ
ＣＵを経てプログラム記憶装置ＰＭまで命令を読み出す
。この記憶装置は幅８０ビットで長さ２Ｋ（２０４８）
であるので、それは２，０４８個の８０ビット命令を記
憶することができる。標準的な自由度６のロボット変換
アルゴリズムはわずか１００個の命令を各要とするに過
ぎないので、プログラム記憶装置は最も複雑なアルゴリ
ズムを処理して余りがある。

変換すべきデータは、ホスト・コンピュータＨＣからイ
ンターフェース制御装置ＩＣＵの制御を受けてデータ記
憶！ｊ装置ＤＨに読み出される。データ記憶装置ＤＭは
、おのおの３２ビット長さを持つ最大４．０９６個のデ
ータ語を記憶し得る読書きランダム・アクセス記憶装置
の形をとることか望ましい。

操作はインターフェース制御装置ＩＣＵによるマイクロ
シーケンサの開始と同時にはじまり、マイクロシーケン
サは次にそのプログラム記憶装置ＰＭから命令を取り出
し、次に指示された命令を実行する。変換すべきデータ
はマイクロシーケンサＭＳによってデータ記憶装置ＤＭ
から得られ、算術処理装置に供給されて、ここでデータ
の各組はデータ・セットと共に算術処理装置を浮動する
命令にしたがって操作される。算術処理装置から出力さ
れた変換済のデータは次にマイクロシーケンサＭＳの制
御を受けてデータ記憶装置ＤＨに書き戻されるが、マイ
クロシーケンサＭＳはそのときアルゴリズムが完了され
たことをインターフェース制御装置ＩＣＵに知らせ、ま
たインターフェース１；１１御装置１ｃＬＩは変換済の
データかホスト・コンピュータに送られる状態にあるこ
とをホスト・コンピュータＩＩＣに知らせる。データ記
憶装置り旧よ、マイクロシーケンサによる命令の同時実
行およびホスト・コンピュータとインターフェース制御
装置１ｃＵとの間のデータ転送を可能にすることによっ
てデータ転送の間接費の影響を最小に押えるのに用いら
れる二重記憶装置であることができる。算術処理装置＾
ＰＵの細部は以下に詳しく説明する。

本明細書に示された例におけるこの装置は、Ｘ１Ｙおよ
びＺを表わす１組３個の３２ビットのディジタル語で６
回の演算の１つを実行し、次に２個の３２ビットのディ
ジタル語ＲおよびＴを出力することが認められる。実行
される６回の演算は、おのおの演算が使用する座標系、
すなわち円、直線または双曲線による２回３群に分類さ
れる。円座標系では、演算はサインおよびコサインを導
くことができる座標回転であったり、逆タンジェントお
よび自乗の和の平方根を導くことができる直角−極変換
である。直線座標系では、演算は加乗算または加除算で
ある。最後に、双曲線座標系では、演算は双曲線サイン
およびコサインを導くことができる双曲線回転であった
り、逆双曲線タンジェントおよび自乗の差の平方根を導
くことができる双曲線直角−極変換である。

本明細書に開示された算術処理装置の実施態様は、８組
のデータによる別々の演算を同時に実行させるパイプラ
イン構造物を備えている。データの各組に関する命令、
ＸＳＹおよびＺはデータと共に保持される。かくて、デ
ータがパイプラインの１つの部分から次の部分に進めら
れるにつれて、前の部分は新しいデータを受けるだけで
はなく、おそらくデータの新しい組でどんな演算が行わ
れるべきかの全く違った命令をも受ける。８組のパイプ
か存在するので、８個の独立したデータの組が同時に処
理される。かくて、データの１０００組が算術処理装置
で順に処理されるとき、わずかに１．０（１８クロツク
・サイクルで事が足りる。この方式では各データの変換
には２．０マイクロ秒かかるが、パイプライン構造はパ
イプラインなしで２．０ミリ秒かかるデータの１，００
０ポイント処理を０．２５２マイクロ秒で処理すること
ができる。

マイクロシーケンサマイクロシーケンサの応用を第１図に関してこれから一
般的に述べれば、注意は第２図〜第１０図に関して使用
される回路の特定な説明に向けられる。インターフェー
ス制御装置１ｃＵに通じるとともにデータ記憶装置ＤＨ
、プログラム記憶装置ＰＭ、および算術処理装置ＡＰυ
にも通じるマイクロシーケンサＭＳを示す全体図が第２
図に示されている。

後で詳しく説明する通り、インターフェース制御装置Ｉ
ＣＵは命令をプログラム記憶装置ＰＭに読み込むととも
に、変換すべき一夕をデータ記憶装置ＤＨに読み込む。

プログラム記憶装置は２にの８０ビット命令を記憶する
ことができる。これらは、インターフェース制御装置に
より、その書込みラインＩＯを上げてそのアドレス・バ
スＡＢ−１でアドレスを供給することによって読み込ま
れるか、アドレス・バスＡＢ−１により示されるアドレ
スで記憶装置に８０ビット命令の形でデータが書き込ま
れる。命令はインターフェース制御装置ＩＣＵからその
命令バスＩＢに出力される。これらの各命令は長さか８
０ビットである。変換すべきデータは、マルチプレクサ
１４を経てデータ記憶装置ＤＨのアドレス入力に供給さ
れるアドレスをもう１つのアドレス・バスＡｎ−２に供
給するインターフェース制御装置ＩＣＵによりデータ記
憶装置ＤＭに読み込まれる。変換すべきデータは次に、
インターフェース制御装置がデータ記憶装置に供給され
るその読書き制御ライン１２を上げるとき、データ記憶
装置のアドレス指定された場所に書き込まれる。データ
・バスＤＢに現われるデータは、インターフェース制御
装置によって供給され、またアドレス・バスＡＢ−２に
よって提供されるアドレスでデータ記憶装置に書き込ま
れる。

変換すべきデータがデータ記憶装置り旧こ読み込まれか
つ命令がプログラム記１Δ装置Ｐ旧こ読み込まれると、
インターフェース制御装置ＩＣＵは命令デコードおよび
タイミング制御装置２０の中にあるタイミング回路を作
動させるその実行／使用禁止ラインをいま上げることが
できる。これによって、そこにあるタイミング発生器は
そのいろいろなりロックおよび制御パルスを出すことが
できる。命令デコードおよびタイミング制御装置２０は
第３図に詳しく示されており、これにより６ビット・コ
ードの形の命令が命令デコーダ２２によってデコードさ
れ、さらに算術処理装置ＡＰυに直接送られる二とが分
かると思う。タイミング発生器２４は、インターフェー
ス制御装置ＩＣＵかその実行／使用禁止ラインを上げる
ときに作動され、チャートに示されるようないろいろな
制御パルスと共にマスタ・クロックＭｅを出力する。こ
れは各マシン・サイクルの間に３個の読出し制御パルス
と２個の書込み制御パルスを含んでいる。３個の読出し
パルスはリード１、リード２およびリード３　（ＴＩＤ
Ｉ　、ＲＤ２ならびにＲＤ３）で示され、２個の書込み
パルスはライト１およびライト２　（ＷｌならびにＷ２
）で示されている。本明細書に示される例では、算術処
理装置は同伴命令にしたがって作動すべき３個のデータ
語ＸＳＹおよびＺのデータ・セットを含むフープイック
のアルゴリズムを解き、出力された結果は２個のデータ
語ＲおよびＴである。したかって、各マシン・サイクル
の間、１組の入力データ語Ｘ、ＹおよびＺはデータ記憶
装置ＤＭから読み出されて変換用の同伴命令とＪＩ、に
算術処理装置＾ＰＵに供給され、そしてプロセッサ内の
パイプライン要素の出力から２個の出力ＲおよびＴか得
られ、これらはデータ記憶装ＫＤＭに書き込まれる。

プログラム記憶装置インターフェース制御装置ＩＣＩＪによるプログラム記
憶装置ＰＭの読込みは、これから注意が向けられる第２
図および第５図に関して一段と容易に理解されると思わ
れる。データは、プログラム記憶装置ＰＭに至るその書
込みライン１０を上げて、マルチプレクサ３０に１つの
入力として供給されるアドレス・バスＡＢ−１のアドレ
スを供給する、インターフェース制御装置ＩＣＵによっ
てプログラム記憶装置ＭＰＭに読み込まれる。マルチプ
レクサ３０は、インターフェース制御装置がその制御ラ
イン３２を上げるかぎりアドレス・バスＡＢ−１のアド
レスを通す。

アドレスは次に使用禁止された加算器３４を経てプログ
ラム記憶装置に供給されるので、データ・バス１１３の
データは供給されたアドレスでプログラム記憶装置ＰＭ
に書き込まれる。これはプログラム記憶装置か完全に読
み込まれるまで継続する。その後、インターフェース制
御装置ＩＣＵは命令レジスタＩＲを経てプログラム記憶
装置をｍ度アドレス指定する１１ビットのアドレスを供
給する。８個の異なる８ビット命令語をプログラム記憶
装置Ｐ１４から呼び出すために８個の１１ビット・アド
レスが供給される。

プログラム記憶装置ＰＭをアドレス指定する８個のアド
レスは８個の異なるレジスタに記憶されるが、その内の
１個は命令レジスタＩＲのｔｉビット位置を含む。他の
７個の１１ビット・アドレスは、以下次のアドレス・レ
ジスタ４０と呼ばれる７段シフト・レジスタ１こ：己憶
される。これらは、その読書きライン１０の上にその書
込み信号を落しかつ１組８個のクロック会パルス、ＩＣ
パルス、および８個のｔｉビット・データ語を出力する
インターフェース制御装置１ｃＵによって読み込まれる
。インターフェース・クロック・パルスはシフト・パル
スとして、オア（ＯＲ）ゲート４２を経てシフト・レジ
スタ４０に供給されるとともに、クロック・パルスとし
て命令レジスタＩＲにも供給される。各クロック・パル
スＩＣと共に、インターフェース制御装置ＩＣＵはその
命令バスＩＩ３によりデータを出力するが、その内の１
１ビットだけは入力シフト・レジスタＩＲに供給されて
クロック・パルスを経てクロック・インされる。８個の
クロック・パルス後、８個の［■ビット・アドレスが記
憶されるか、７個はレジスタ４０にそして１個は命令レ
ジスタＩＩ？に記憶される。

第１アドレスはこの連にある最終レジスタにシフトされ
るので、始動条件次第で、そのアドレスはマルチプレク
サ３０および加算器３４を経て出力され、プログラム記
憶装置ＰＭをアドレスする。その後、インターフェース
制御装置ＩＣＵはその実行／使用禁止信号を呼び出すの
で、タイミング発生器２４はマスク・クロックＭｅを出
力し、このマスク・クロックＭｅは次にレジスタ４０お
よび命令レジスタＩＲの読込みならびにシフト機能を制
御するのに用いられる。

読書きデータ記憶装置インターフェース制御装置かデータをデータ記憶装置り
旧こ読み込み、プログラム命令をプログラム記憶装置Ｐ
Ｍに読み込み、プログラム・アドレスを次のアドレス・
レジスタ４０に読み込み、また１つの追加アドレスを命
令レジスタ１１？に読み込んだ後で、それはその実行／
使用是正ラインを呼び出してタイミング発生器２４を作
動させる。８０ビットの命令語はいまプログラム記憶装
置ＰＭから取り出されて８０ビット命令レジスタＩＲに
読み込まれる。

各命令語はホスト妨害フラグを表わす２個のビットと共
に１０個の多ビット・フィールドを有し、１個のビット
（最上位ビットＭＳＢ）は使用されない。

これらのフィールドを示すビット・マツプが第６図に示
されている。フィールド１．２および３はおのおの、Ｘ
アドレス・リード、Ｙアドレス・リード、およびＺアド
レス・リードを含む９ビット・フィールドである。これ
らは１組の入力データＸ、ＹおよびＺを得るためにデー
タ記憶装置ＤＭをアドレス指定するのに用いられる。次
の２個のフィールド、すなわちフィールド４およびフィ
ールド５は、おのおの９ビットの長さを持つＲアドレス
・ライトおよびＴアドレス・ライトのデータ語を含む。

これらは算術工程の結果を指令されたアドレスでデータ
記憶装置に書き込むためデータ記憶装置ＤＭをアドレス
指定するのに用いられる。フィールド６は次のアドレス
・データを供給する１１ビットのデータ語を含み、これ
は次のアドレス・レジスタ４０に供給される。フィール
ド７は４ビットのデータ語であり、これは後で詳しく説
明する１６個の異なるスキップ選択条件の内の１つを選
択するのに用いられる。フィールド８はインデックス制
御に用いる７ビットのアドレスを含む。フィールド９は
アドレス・ページ制御に用いる４ビットのデータ語を含
む。最後に、フィールドｌＯは入力データＸ、Ｙおよび
Ｚについてどんな算術演算が行われるべきかに関する算
術処理装置命令を定める６ビットを含む。この算術命令
は関連入力データＸ、ＹおよびＺと同期して算術処理装
置を通して進められる。

前述の通り、各マシン・サイクルの間、３回の読出し操
作と２回の書込み操作が行われる。さらに、インターフ
ェース制御装置１ｃＵは実行／使用禁止ラインを下げる
ことによって中断し、マスク・クロックＭｅをターンオ
フしてデータ語ｔ”、　Ｗ　置からデータを読み出した
りそれにデータを書き込むのを制御する。

いま特に第２図および第７図について言及する。

これらの図に示される通り、Ｘ、ＹおよびＺアドレスは
データ記憶装置ＤＨをアドレス指定するように命令レジ
スタＩＨによって供給される。これらのアドレスは、論
理ゲート５０によってゲートされるときデータ記憶装置
に一度に１つのアドレスを供給するマルチプレクサ１４
に供給される。ゲート５０はタイミング発生器２４から
リード１、リード２、リード３、ライト１およびライト
２のオペレーション用のタイミグ信号を受信する。これ
らは次に、Ｘアドレス、ＹアドレスおよびＺアドレスが
データ記憶装置ＤＭに順次供給されるようにマルチプレ
クサをトリガするのに用いられる。データのこの入力の
組はデータ記憶装置から呼び出されて、これらのデータ
語を受けるレジスタかリード１、リード２およびリード
３のクロック信号によってクロックされるとき算術処理
装置ＡＰＵ内のＸ、ＹおよびＺデータ語用の個々のレジ
スタに書き込まれる。

変換されたデータＲおよびＴは算術処理装置ＡＰＵから
出力されて、命令レジスタＩＲから得られるＲアドレス
およびＴアドレスでデータ記憶装置り旧こ書き込まれる
。これらは、書込みライン５２が上げられるときデータ
記憶装置にクロックされ、これはオア（ＯＲ）ゲート５
４を通されてデータ記憶装置ＤＭの書込み入力を作動さ
せる。書込みタイミング信号またはクロック・パルスは
ゲート５Ｇを通されてマルチプレクサ５８を作動させる
ので、データ３７３　ＲおよびＴはライト１すなわちＷ
ｌ、およびライト２すムわちＷ２のタイミング信号と同
期して、ＲアドレスおよびＴアドレスでデータ記憶装置
に別々に書き込まれる。

インターフェース制御装置ＩＣＵは、タイミング発生器
２４（第３図）をターン・オフさせるその実行／使用禁
止ラインを下げかつそのときにデータ記憶装置ＤＭをア
ドレス指定するためにマルチプレクサ１４を直接通され
るアドレスをマルチプレクサの入力に供給することによ
って、データ記憶装置ＤＭからのデータを読み出すこと
ができ、またデータはそのとき順次、変換されたデータ
ＲおよびＴをホスト・コンピュータに通すインターフェ
ース制御装置に出力される。

インターフェース制御装置ＩＣＵは、ゲート５０および
タイミング発生器２４（第３図）をターン・オフさせる
実行／使用禁止ラインを下げることによって選択された
アドレスでデータ記憶装置にデータを書き込むこともで
き、次にその読書きライン１２を上げることによって書
込み指令を出すことができ、これはオア・ゲート５４を
介してデータ記憶装置ＤＭの書込み入力に供給される。

そのデータ・バスＤＢのデータは次にマルチプレクサ５
８を介して供給され、データ記憶装置ＤＭ内の選択され
たアドレスに書き込まれる。

いま第２図から、マルチプレクサにＲアドレスおよびＴ
アドレスを供給する前に命令レジスタＩＲからこれらの
アドレスを受ける書込みアドレス・レジスタ６０および
６２が具備されていることが認められると思う。レジス
タ６０および０２はおのおの８段シフト・レジスタであ
るので、書込みアドレスがマルチプレクサ１４を介して
データ記憶装置に供給される前に８マシン・サイクルの
遅延が書込みアドレスのレジスタへの読込みから生じる
。このように、算術処理装置の変換工程での時間遅延に
対応する遅延が装置に組み込まれている。算術処理装置
には、算術工程がクロックされる８個のレジスタがある
。そのとき、時間遅延は８個のレジスタをクロックする
時間遅延と対応し、これは書込みアドレス・レジスタ６
０および６２に組み込まれる時間遅延である。したがっ
て、レジスタ６０および６２はマスク・クロックＭＣか
ら取られるシフト信号を供給されるので、Ｘ％Ｙおよび
Ｘデータ語の変換が行われるから８マシン・サイクルは
データ記憶装置り、Ｈの選択された場所に書き込まれる
。マスク・クロックと同期して書込みパルスは、タイミ
ング発生器（第３図および第４図参照）から取られるラ
イト１　（Ｗｌ）およびライト２　（Ｗ２）であること
ができる。ライト１　（Ｗｌ）パルス列は次にアドレス
・レジスタ６０用のシフト・パルスとして使用され、ラ
イト２（Ｗ２）パルスはレジスタ６２用のシフト・パル
スとして１吏用される。

算術処理装置いま特に注意か向けられる算術処理装置ＡＰＵは第８図
に一段と詳しく示されている。各マシン・サイクルまた
はマスク・クロックＭＣのクロック・サイクル中に、３
個のディジタル語が算術処理装置に供給されるが、３個
のディジタル語でどんな算術演算が行われるべきかを算
術処理装置に命令する命令語も供給される。また、各マ
シン・サイクルの間、２個のディジタル語を含む変換済
のデータは算術処理装置から出力されてデータ記憶装置
り旧こ書き込まれる。変換のために算術処理装置に書き
込むべきデータは、Ｘ語、Ｙ語および２語を含む。これ
らは前述の記憶読出し操作の間に、データ記憶装置ＤＨ
から算術処理装置に供給される。

算術処理装置（第８図）で、Ｘデータ語はリード１ライ
ンが上げられるとき３２ビット二重ランク・レジスタ７
０に読み込まれる′。同様に、３２ビットＹデ一タ語は
リード２ラインが上げられるとき二重ランクＹレジスタ
７２に読み込まれる。Ｘデータ語と呼ばれる第３データ
語は、リード・ライン３が上げられるときＺレジスタ７
４に書き込まれる。次にマスク・クロックはｘ、ｙ、ｚ
をレジスタ出力に同時に転送する。命令レジスタからの
命令は６ビット・データ語（第６図参照）であり、これ
はマスク・クロックの各サイクル中に算術処理装置にあ
る入力レジスタに読み込まれる。この命令語は、入力デ
ータ語ｘＳｙ、ｚによりどんな算術演算が起こるべきか
を指示する。

算術処理装置は、１つの算術演算を与える各段でパイプ
ラインされるいくつがの算術段を含む。

コープイックの式を解く場合、例えば、各段は１回転の
増分を与える。本明細書の例では、３２段のかかる段が
使用される。簡単のために、これらの内の数段が第８図
に示されている。

第８図に示される通り、バイブラインの各段には以下あ
るときには加算２）ごと呼ばれる加算回路が含まれるが
、これは１対のディジタル語を受けて２進加算または２
進減算の機能を果すとともにその結果を出力する。３本
の平行なバイブラインが第８図に示されており、これら
はＸパイプライン、ＹパイプラインおよびＺパイプライ
ンと考えられる。かくて、第１段はパイプライン加算器
８０Ｘ。

８０Ｙおよび８０Ｚを含む。パイプライン加算器８０Ｘ
および８０ＹのＡ入力はおのおのレジスタ７０ならび（
；７２からそれぞれＸおよびＹデータ語を受けるが、こ
れらの各加算器の８入力はレジスタ７２からそれぞれＸ
およびＹデータ語のシフトされた形を受ける。各加算器
のＢ入力に入れられたデータ語は、各加算器の機能入力
Ｆへの指令入力が加算または減゛算のどちらを一要求す
るかによって、六入力に入れられたデータ語と加算され
たり減算される。これは、バイブラインのこの段の論理
回路８０Ｌから得られる単一ライン指令によって達成さ
れる。論理回路８０Ｌからの指令は、例えば、加算を指
令する場合２進の１のレベルを有し、また減算を指令す
る場合２進のＯのレベルを有する。論理回路８０Ｌはレ
ジスタ７２および７４からのＹデータ語およびＺデータ
語を調べて、解くべきアルゴリズムに基づき、出力指令
か２進の１の信号であるべきか２進のＯの信号であるべ
きかについてこれらのデータ語が正負いずれの値を表わ
すかを決定する。さらに、論理回路８０Ｌはレジスタ７
６から６ビット命令語を受け、これはデータ語Ｘ、Ｙお
よびＺについて行うべき特定のアルゴリズム次第で、論
理回路８０Ｌにより加算器８０Ｘ、８０Ｙおよび８ＱＺ
に供給される指令を決定する。さらに、パイプライン・
レジスタのこの段と組み合わされる探索表８０７から加
算器８ＱＺの１３入力に定数が供給されることがある。

探索表は読出し専用記憶装置の形をとるこ゛とができ、
レジスタ７６から得られる６ビット命令語次第で加算器
Ｚの８入力に特定の定数を供給する。第８図に見られる
通り、簡単のためにレジスタからいろいろな加算器およ
び論理回路にデータ語を供給する単一ラインが示されて
いる。心に留めておくべき点は、各データ語Ｘ、Ｙおよ
びＺが３２ビットのデータ語であり、したがって各加算
器がその算術ａ算用に２つの３２ビット・データ語を受
けることができる点である。論理回路８０Ｌのような論
理回路からの出力指令は、単ビット指令語であることが
できる。周知の通り、乗算はハードワイヤード２進シフ
ト操作を提供しそれによってかかる２進シフトを達成す
るクロック操作の使用を回避することによって、かかる
装置内で可能である。これは、おのおの右へのハードワ
イヤード２進シフトを表わすシフト・ラベルによって、
第８図に示されている。これはいろいろな段階の相互接
続に使用される。

１つの段階の算術演算は第８図に示される通り次に加え
られ、ここでアドレス８０Ｘ、　８０Ｙおよび８０２で
の算術演算は、加算器８２Ｘ、　８２Ｙおよび８２Ｚの
ＡならびにＢ入力に供給される。これの１つの例外は、
加算器８２Ｚのも入力への入力がレジスタ７８からの命
令にしたがって定数を供給する探索表８２Ｔから得られ
ることである。

簡単のために、第８図には２個の加算器段８０および８
２が示されているに過ぎない。この装置では、段は７群
に分割されている。７段の結果は次に、マスク・クロッ
クＭＣからの次のクロック・パルスでパイプライン・レ
ジスタ８４Ｘ、　８４Ｙならびに８４Ｚに読み込まれる
。さらに、レジスタ７６にある命令はこの時点でレジス
タ８４Ｒにも読み込まれるので、データ語Ｘ、Ｙおよび
Ｚ用の命令はデータ語ＸＳＹ、Ｚと共に演算処理装置を
経てパイプラインされる。この同じクロック・パルスに
よって、新しい命令は入力レジスタ７６に読み込まれ、
この同じクロック・サイクルの間にＸ、ＹおよびＺデー
タ語の新しい値は入力Ｘ、ＹおよびＺレジスタ７０．７
２ならびに７４に読み込まれる。

パイプライン段は、第８図に示される加算器８０および
８２のような加算器の追加段によってレジスタ８４を越
えて続く。７個の加算器のような各追加の加算器群はそ
の内容をレジスタ８４Ｘ、　８４Ｙ、８４Ｚのような別
のレジスタの組に置き、データ語のその組に対する命令
語はレジスタ８４Ｒのような同伴レジスタに読み込まれ
る。マスク・クロックはＸＳＹおよび２デ一タ語の新し
い値用の新しい１組の命令をもレジスタ７０．７２．７
４に読み込む、ここに説明されている例では、実際にデ
ータを処理する８個の疑似プロセッサを供給するレジス
タ８４のような８組のレジスタが存在する。これらの組
の内の５組はＡＰＵの中にあり、池の３組は装置の他の
場所に置かれている。これらはレジスタ８４および８Ｇ
のようなＡＰＵ内の５組のレジスタ、ならびにレジスタ
７Ｂ、７０．７２および７４の入力組を含む（第８図に
は３組のレジスタのみが示されている）。データ・セッ
トと共に命令を記憶するもう１組のレジスタは命令レジ
スタの形をとる。他の２組のレジスタは浮動小数点対固
定小数点変換およびその逆の変換に用いられるか、その
理由はここに示されたＡＰＵが固定小数点データでのみ
作動するからである。かかる応用では、そのとき、浮動
小数点対固定小数点変換用の第１組のレジスタはＡＬＵ
の前または直前のデータ流の中に置かれ、また固定小数
点対浮動小数点変換用の第２組のレジスタはＡＬＵの直
後のデータ流の中に置かれてＲおよびＴデータ語を固定
小数点から浮動小数点に変換する。

ＡＰＩにある最後の組のレジスタは、命令語を受けるレ
ジスタ８ＧＲとして、ｘ、ｙ、ｚパイプラインの結果を
受けるレジスタ８１３Ｘ、８６Ｙ、　８６Ｚと共に第８
図に示されている。この時点で、算術処理の結果はデー
タ語ＲおよびＴとして利用することができる。データ語
ＲはＸパイプライン・レジスタ８６Ｘから得られるが、
Ｔデータ語はＹパイプライン・レジスタ８６ＹまたはＺ
バイブライン・レジスタ８６Ｚから得られる。２つのど
ちらからＴデータ語か得られるかは、行われる算術演算
または変換の形に左右される。レジスタｌ１６Ｈの中の
命令語からの１ビットは、レジスタ８６Ｙまたは８８２
のどちらがデータ語Ｔを含むかを示し、単ビット指令は
適当なレジスタからデータ語Ｔを選択する適当なマルチ
プレクサ８８に供給される。算術処理装置の処理量は、
データ語ｘ、ｙＳｚの座標変換を達成するのに２．０マ
イクロ秒程度である。しかし、パイプラインを経てレジ
スタ７θ、８４Ｒおよび８θＲなどに異なる８組の命令
を供給することによって実に８倍のデータをいまや処理
することができるので、処理装置はおのおの２０マイク
ロ秒の処理量を持つ８個の独立した疑似処理装置として
作動する。同じ時間の長さで実に８倍のデータをいまや
処理できるので、処理装置の実行時間は２，０マイクロ
秒から２５０ナノ秒まで減少される。

探索表８０７および８２Ｔなどによって供給される定数
は、変換アルゴリズムを解くのに用いる定数をＺデータ
加算器８０Ｚおよび８２２などに供給する。

例えば、コープイックのアルゴリズムを解くこれらの定
数は角関係がありかつラジアンや度などで表わされる。

スキップ選択論理マイクロシーケンサＭＳ　（第２図）は、ある条件によ
り次の命令を条件句でスキップする能力を備えている。

例えば、データ・セットがディジタル語Ｘ、ＹおよびＺ
を有し、ＸおよびＹのような２つの変数の間の関係があ
る条件を満足するならば、アドレス書レジスタ４０から
得られるアドレスを増分させてプログラム記憶装置ＰＭ
から次の命令を得ることが望ましいかもしれない。

この機能を果たすために、比較器９０（第８図）は算術
処理装置にあるＸレジスタ７０およびＹレジスタ７２に
書き込まれたＸデータ語ならびにＹデータ語を受信する
。この比較器９０はＸおよびＹデータ語を両者間のいろ
いろな関係と比較する。第８図において、比較器は６本
の１ビット出カラインを宵し、各ラインは第８図の説明
によって示されるような特定の関係がＸデータ語とＹデ
ータ語との間に生じるとき２進の１の信号を運ぶ。かく
て、ＸがＹに等しい比較について１つの出力ラインがあ
り、ＸかＹに等しくない比較について別の出力ラインが
、ＸかＹより大きいことを示す比較について別の出力ラ
インが、ＸがＹより小さいときに別の出力ラインが、Ｘ
がＹに等しいかそれより大きときに別の出力ラインが、
またＸがＹに等しいかそれより小さいときに別の出力ラ
インが存在する。これらの条件ラインはスキップ選択論
理回路（第２図参照）に供給され、またこれらは第９図
に一段と詳しく示されている。

比較器９０（第８図）から得た条件はスキップ選択論理
回路９２の特にマルチプレクサ９４の入力に供給される
。このマルチプレクサは命令レジスタＩＲから受けた４
ビット入力を宵するので、それはマルチプレクサによっ
て出力すべき１６入力の内の１つを選択することができ
る。したかって、プログラマ−は比較器９０から得た１
６個の（本例では９個しか使用されていない）異なる条
件のどれでも選択することができ、または別の方法で、
命令アドレス・レジスタがプログラム記憶装置ＰＭ内の
次の後続命令語をアドレス指定するようにスキップ機能
の基礎として使用することができる。マルチプレクサ９
４の入力の中には比較器９０からｉすられる６つの条件
がある。他の入力には選択されたときスキップが全く得
られないことを意味するハードワイヤーの２進のＯが含
まれる。もう１つの入力はスキップが必ず得られること
を意味するハードワイヤーの２進の１である。インデッ
クス機能が行われ、インデックス−Ｏかマルチプレクサ
の１つの入力に供給されると、スキップ機能は行われな
い。最高１６個のこれらの入力の１つは命令レジスタＩ
Ｒから得られる４ビット・スキップ条件選択プログラム
語から選択され、２進の１　（スキップ指令）または２
進のＯ（非スキップ指令）のいずれかがマルチプレクサ
から出力される。これはマスク・クロックＭＣから得ら
れるシフト・パルスによって６段シフト・レジスタ９６
の第１段にシフトされる。これはパイプライン・レジス
タを経る時間遅延と対応する遅延機能として働く。デー
タ語の１組が算術処理装置ＡＰＵの中に置かれ、かつ命
令レジスタが追加の遅延のみを数えるので、次のアドレ
スに関するこれらのスキップ指令を供給するためには６
個の追加のクロック・サイクルだけ遅らせる必要がある
。スキップ指令が２進の１の信号であるとき、それはス
キップ加算器３４（第５図）に供給され、これは２進の
１をアドレス・レジスタ４０から得たアドレスに加えさ
せ、それによってアドレスはプログラム記憶装置Ｐ　Ｍ
　１〜の次のアドレスまでスキップするように１つだけ
増分される。

プログラム記憶装置からのこの次の命令語（８０ビット
）は、次に処理のために命令レジスタＩｔ？に供給され
る。

インターフェース制御装置インターフェース制御装置は前述の機能を満足するいろ
いろな形を取ることができる。インターフェース制御装
置が取り得る１つの形は第１０図に示されている。簡単
のために、この図は多ビット・ラインを単一ラインとし
て示すか、かかる場合にはラインは１６ラインまたは１
６ビット・バスを表わす１Ｇのような説明が付いている
。他の場合は、ラインはクロック信号およびロード信号
のような制御信号用の単一ラインである。

インターフェース制御装置は、ホスト・コンピュータＩ
ＩＣのようなデータ源からデータを受信する。

ホスト・コンピュータはデータを１６ビット・セグメン
トにダウンロードして、データをインターフェース制御
装置にクロックするクロック・パルスまたはストローブ
・パルスを供給する。この場合、データはレジスタ　１
００がストローブ・ライン　１０２によってクロックさ
れたりストローブされるときに、ロードすべき１６ビッ
ト・バスによってデータ［１１Ｃからレジスタ　１００
に送られる。ストローブ・ライン　１０２は、インター
フェース制御装置内のタイミング発生器１０４に供給さ
れる時間軸またはマ°　スター・クロックを供給する働
きをもする。これから、タイミング発生器１０４はその
作動のための適当なロード・パルスおよび他の指令パル
スを供給することができる。データ記憶装置ＤＭに入る
ように供給すべきデータは、長さ３２ビットの全データ
語を形成する２個の１６ビット語を含む。このデータ語
すなわち１６ビットの半分は、タイミング発生器　１０
４がそのロード・ライン　１１０をレジスタ１０Ｇまで
上げるとき、レジスタ　１００からレジスタ１０Ｂにロ
ードされる。このデータ語の他の半分はレジスタ　１０
０の出力から直接得られる。データ語かデータ記憶装置
り旧こロードされるアドレスは、初度アドレスをカウン
タ　１０８にロードするロード・ライン　１１２を上げ
ると同時にレジスタ　１００の１６ビット出力から初度
アドレスをロードされるアドレス・カウンタ　１０ｇに
よって作られる。その後、タイミング発生器１０４から
クロック・ライン　＋１４によってカウンタに加えられ
るクロック・パルスにより追加のアドレスが増分の形で
作られる。

プログラム記憶装置ＰＭは、データ記憶装置ＤＭのロー
ディングと同様な方法で、８０ビット命令語をロードさ
れる。かくて、プログラム記憶装置に供給される各命令
語は長さが８０ビットであり、すなわち５つの１６ビッ
ト語である。第１語は出力レジスタ　１００から直接得
られ、第２語はそのロード・ライン　１１０を上げなが
らタイミング発生器１０４によってレジスタ　１０Ｇに
ロードされるときレジスタＬＯＧから得られる。各ＩＢ
ビットの残りの３語はそのロード・ライン１２２．１２
４および１２ｆ３をタイミング発生器が上げるときレジ
スタ　１１Ｂ、１１８および１２０に同様な方法でロー
ドされる。命令語がプログラム記憶装置にロードされる
アドレスは、データ記憶装置り旧二関して前に説明した
方法と同じ方法でアドレス・カウンタ　１０８から得ら
れる。

プログラム記憶装置ＰＭへのデータ書込みの工程中に、
インターフェース制御装置はそのライト・ラインＩＯを
上げることができ、これはタイミング発生器１０４によ
って行われる。同様に、データ記憶装置ＤＨへのデータ
書込みの工程中に、インターフェース制御装置はそのラ
イト・ライン１２を上げるか、この場合もまた、これは
タイミング発生器１０４によって制御される。

次のアドレスのシーケンスを次のアドレス・レジスタ４
０に読み込む工程の間、インターフェース制御装置はオ
ア・ゲート４２を介してシフト・レジスタにシフト・ク
ロックを供給する。このインターフェース・クロックＩ
Ｃもタイミング発生器１０４から得られる。また、かか
る作動の間、インターフェース制御装置はその実行／使
、用禁止ラインを上げて、マイクロシーケンサ内Ｓ内の
タイミング発生器２４をターンオフにすることができる
。これもタイミング発生器１０４から得られる。いろい
ろな作動モードが望ましいので、ホスト・コンピュータ
ＩＩＣの形のデータ源はインターフェース制御装置にあ
るデコーダ１３０にモード制御指令を送ることができ、
これらのモード条件はデコードされてタイミング発生器
１０４を制御したリアドレス・カウンタ　１０８にアド
レス・カウントを初度ロードするのに用いられる。

データ源から得られるストローブ・クロック信号と共に
ロード制御信号のデコードは、変換済のデータをホスト
・コンピュータに送り返すのに用いるタイミング発生器
１４０を制御するのに使用される。この場合、タイミン
グ発生器１４０はデータをホスト・コンピュータにスト
ローブするストローブ・ライン　１４２にストローブ・
クロックを出力する。データそのものは１６ビット・デ
ータ語としてホスト・コンピュータに送られる。しかし
。データ記憶装置ＤＨから得たデータは３２ビット・デ
ータ語の形をしている。３２ビットはマルチプレクサ１
４４の入力に供給されるが、このマルチプレクサはタイ
ミング発生器　１４０からクロック信号またはゲーティ
ング信号を受信するとともに、各データ語の最上位１６
ビットおよび最下位１６ビットをレジスタ　１４６から
ホスト・コンピュータに供給する。

要　　約前述から見られる通り、マイクロシーケンサＭＳは算術
処理装置ＡＰＵを制御するように作られているので、入
力データＸ、ＹおよびＺの各組に関する命令はその組合
せデータと共に算術処理装置を経てバイブラインされる
。このようにして、いくつがの異なるプログラムは、バ
イブライン内にレジスタ８４および８Ｇのようなレジス
タを挿入することによってバイブライン作動中に操作さ
れる。これによって、１つの算術論理処理装置は疑似プ
ロセッサの配列として作動することができる。この配列
の中の疑似プロセッサの数は装置内のノくイブライン・
レジスタの数に等しい。各疑似プロセ・ソサは次に、同
じプログラム、または全く独自のプログラムを実行する
ことができる。ここに示された例では、８つの異なる算
術演算を８つの異なるデータの組で行わせるマイクロシ
ーケンサ内の８個のバイブライン式命令レジスタと対応
する８個のバイブライン式レジスタが存在する。

本発明は好適な実施態様に関して説明されたが、特許請
求の範囲によって定められた通り本発明の主旨および範
囲から逸脱しないでいろいろな変形が作られることは明
らかである。

【図面の簡単な説明】

第１図は本発明の１つの応用を示すブロック図、第２図
は本発明の好適な実施態様を示す概略ブロック図、第３
図は第２図の命令デコーダータイミング発生器を示す概
略ブロック図、第４図は第３図のタイミング発生器の作
動を示すタイミング・チャート、第５図は第２図のシー
ケンサのプログラム記憶装置および関連回路を示す詳細
なブロック図、第６図はシーケンサの作動を説明するの
に役立つビット・マツプ、第７図は第３図のシーケンサ
のデータ記憶装置部よび関連回路を示す詳細なブロック
図、第８図は第２図の算術処理装置の概略ブロック図、
第９図は第２図のスキップ選択論理回路の概略ブロック
図、第１０図はインターフェース制御装置の概略ブロッ
ク図である。符号の説明：ＨＣ−ホスト・コンピュータ（データ源）；ＤＭ−デー
タ記憶装置；ＰＨ−プログラム記憶装置；ＭＳ−マイクロシーケンサ；ＡＰＵ−算術処理装置；ＩＣＵ−インターフェース制御装置；ＩＲ−命令レジスタ；ＭＩＸ−マルチプレクサ；特許出願代理人弁・埋土−山崎行造手続補正用昭和６２年　２月１．３０

Claims

【特許請求の範囲】

（１）おのおの少なくとも２個の変数を含む複数個の各
データ・セットで、各データ・セット用の命令語にした
がって、複数回の算術演算を順次行う装置であって：第１および第２変数を表わす少なくとも第１および第２
多ビット・ディジタル語ならびに関連データ・セット用
の計算命令を与える関連多ビット命令語を含むデータ・
セットを受けて一時記憶する入力レジスタと、おのおの
複数群のパイプライン式演算要素を含み、各群は前記関
連の命令語にしたがって前記データ・セットで算術演算
のシーケンスを行うように配列される複数個の演算要素
を含む、少なくとも第１および第２の相互接続された計
算パイプラインと、前記群の計算結果を一時記憶する結
果レジスタと、前記各群ごとに１個ずつあって、関連デ
ータ・セットが前記結果レジスタにより順次受けられる
につれて前記命令語を順次受けるように順に配列される
複数個パイプライン式命令レジスタを含む命令パイプラ
インとを持つ演算処理装置と；複数個のデータ・セットと同様な複数個の関連命令語と
を順次供給する装置であり、その結果前記各命令語はそ
の関連データ・セットと共に順次前記処理装置に進む、
前記供給装置とを含む、ことを特徴とする算術演算装置
。
（２）前記供給装置はアドレス可能位置に複数個の前記
命令語を記憶するアドレス可能プログラム記憶装置と、
アドレス可能位置に複数個の前記データ・セットを記憶
するアドレス可能データ装置とを含む、ことを特徴とす
る特許請求の範囲第１項記載の算術演算装置。
（３）前記命令語をそこから得るように前記プログラム
記憶装置をアドレス指定する装置と、前記データ・セッ
トをそこから得るように前記データ記憶装置をアドレス
指定する装置と、前記データ・セットと共に前記命令語
を前記処理装置に供給する装置とを含む、ことを特徴と
する特許請求の範囲第２項記載の算術演算装置。
（４）前記プログラム記憶装置をアドレス指定する前記
装置は前記命令語のシーケンスを得るように前記プログ
ラム記憶装置を順次アドレス指定する装置を含む、こと
を特徴とする特許請求の範囲第３項記載の算術演算装置
。
（５）前記データ記憶装置をアドレス指定する前記装置
は、各命令語が前記データ・セットの１つと組み合わさ
れるような方法で前記命令語と共に順に前記データ・セ
ットを得るように前記プログラム記憶装置の前記アドレ
ス指定と共に順に複数回、前記データ記憶装置を順次ア
ドレス指定する装置を含む、ことを特徴とする特許請求
の範囲第４項記載の算術演算装置。
（６）前記データ記憶装置はデータ・セットの結果を記
憶するアドレス可能位置と、アドレス可能位置で前記デ
ータ記憶装置に記憶するため前記処理装置の結果レジス
タからデータ・セットの結果を得る装置とを含む、こと
を特徴とする特許請求の範囲第５項記載の算術演算装置
。
（７）前記供給装置はアドレス可能位置に多ビット・デ
ィジタル・データ語の複数個のブロックを記憶するプロ
グラム記憶装置を含み、またデータ語の前記各ブロック
はデータ語の次のブロックを得るためにプログラム記憶
装置内の次の位置をアドレス指定する次のアドレス語と
、前記処理装置によって処理すべき入力データ・セット
をそこから得るためにデータ記憶装置をアドレス指定す
る少なくとも１つの入力データ・アドレスと、前記処理
装置によってセットされる前記命令により算術演算を実
行すべき計算命令を与える前記データ・セットと組み合
わされる前記命令語とを含む、ことを特徴とする特許請
求の範囲第１項記載の算術演算装置。
（８）アドレス可能位置に複数個の前記データ・セット
を記憶するアドレス可能データ記憶装置を含む、ことを
特徴とする特許請求の範囲第７項記載の算術演算装置。
（９）データ語の前記各ブロックは前記演算処理装置か
ら得られた結果のデータ・セットを記憶する前記データ
記憶装置内の位置をアドレス指定する結果のアドレス語
を含む、ことを特徴とする特許請求の範囲第８項記載の
算術演算装置。
（１０）データ語の前記ブロックをそこから得るために
前記プログラム記憶装置をアドレス指定する装置を含む
、ことを特徴とする特許請求の範囲第８項記載の算術演
算装置。
（１１）前記アドレス指定装置は、前記複数個の次のア
ドレス語の第１語が前記プログラム記憶装置をアドレス
指定する次のアドレスを含むように、前記プログラム記
憶装置から順次読まれたデータ語の対応するブロックか
ら得られる複数個の次のアドレス語を順次記憶する装置
を含む、ことを特徴とする特許請求の範囲第１０項記載
の算術演算装置。
（１２）前記次のアドレス・レジスタ装置に記憶される
次のアドレス語の数は少なくとも前記演算処理装置にあ
る演算要素の群数に等しい、ことを特徴とする特許請求
の範囲第１１項記載の算術演算装置。
（１３）前記次のアドレス語が前記プログラム記憶装置
から読み出されて前記次のアドレス・レジスタ装置に供
給された順序にしたがって、中にあるデータ語のブロッ
クを順次アドレス指定するように、前記次のアドレス記
憶装置からの前記次のアドレス語を前記プログラム記憶
装置に順次供給する装置を含む、ことを特徴とする特許
請求の範囲第１２項記載の算術演算装置。
（１４）前記処理装置に供給されているデータ・セット
内の変数の相対値の関数として、前記次のアドレス語の
前記プログラム記憶装置への供給を周期的にスキップす
る装置を含む、ことを特徴とする特許請求の範囲第１３
項記載の算術演算装置。
（１５）データ語の前記各ブロックは達成された場合に
次のアドレス語の前記スキップ動作を保証するデータ・
セットの変数間の複数個の関係の１つを明示するスキッ
プ論理語を含み、前記スキップ装置は各データ・セット
の２個の変数の値を比較して複数個の与えられた関係の
１つが存在するかどうかを決定するとともにそれにした
がって複数個の出力を供給する装置と、前記出力の１つ
が前記スキップ論理語によって提供される明示と対応す
るときにスキップ指令を出すスキップ論理装置と、前記
スキップ指令に応じて次のプログラム記憶アドレス語に
よる前記プログラム記憶装置のアドレス指定を効果的に
スキップする装置とを含む、ことを特徴とする特許請求
の範囲第１４項記載の演算装置。