JPH0194637A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0194637A
JPH0194637A JP62252742A JP25274287A JPH0194637A JP H0194637 A JPH0194637 A JP H0194637A JP 62252742 A JP62252742 A JP 62252742A JP 25274287 A JP25274287 A JP 25274287A JP H0194637 A JPH0194637 A JP H0194637A
Authority
JP
Japan
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section
output buffer
internal cell
output
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Pending
Application number
JP62252742A
Other languages
English (en)
Inventor
Toru Kanzaki
徹 神崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Publication of JPH0194637A publication Critical patent/JPH0194637A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/998—Input and output buffer/driver structures

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイ、スタンダードセルなどの半導体
集積回路に関し、特にカスタムＬＳＩの構造に関する。
〔従来の技術〕
従来、この種の半導体集積回路は、入出力バッファー部
と内部セル部分が同一チップ上に有り、入出力バッファ
ーの性能が内部セル部分のプロセスによって左右される
構造となっていた。また、同様な構成としてバイブ７リ
ツドＩＣもあるが、このハイブリッドＩＣでも個々の半
導体集積回路の入出力バッファーを使用していて、入出
力バッファーそのものは同一チップ内に設けられていた
。
〔発明が解決しようとする問題点〕
上述した従来の半導体集積回路は、外部との入出力バッ
ファ一部が内部セル部分と同一チップ上に有り、入出力
バッファー部分が内部セル部分と同じプロセスで形成さ
れた構造となるので、人出カバッファーの性能に限界が
有り、素子の耐圧。
駆動電流、スピード等に自由度がなかった。また、同一
チップのため内部セル領域に見合った人出カバッファー
領域が必要となり、論理ゲート規模に対する人出カバッ
ファー数（端子数）に制限があった。
本発明の目的は、このような欠点を除き、入出力バッフ
ァ一部を分離して別プロセスで製作可能とし、周辺の半
導体集積回路の性能に合わせて、人出カバッファーを選
択できるようにした半導体集積回路を提供することにあ
る。
〔問題点を解決するための手段〕
本発明の半導体集積回路は、外部回路と接続される入出
力バッファ一部と、この入出力バッファ一部と接続され
論理を構成する内部セル部とをチップ上で分離して構成
し、これら各部が同一パッケージ内で組立られたことを
特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図およ
びその断面、図である。本実施例は、内部セル部分１が
ＣＭＯＳ構造になっており、この内部セル部１の周囲に
プリバッファ一部分２が設けられ、半導体集積回路全体
の電源・グランド用バッファー３およびＥＣＬｉ造の人
出カバッファー部５はブリバッファ一部２の周辺部分に
設けられ、内部セル１のプリバッファ一部２と入出力バ
ッファー部５とが配線４で接続され、人出カバッファ−
５は外部入出力ピンとポンディングパッド６で接続され
ている。これら内部セル部１と人出カバッファ−５との
間は絶縁体１０の基板が設けられ、パッケージ８を構成
している。
まず、内部セル部分１は１チツプとして開発される。次
にこの半導体集積回路と周辺の半導体集積回路とのイン
ターフェイスを考えて入出力バッファ一部５を選択する
。この入出力バッファー部５はＥＣＬ構造の半導体集積
回路とのインターフェイスを考えてＥＬＣ構造とインタ
ーフェイス可能な入出力バッファーを用いている。
ここでプリバッファ一部２と入出力バッファー５とを内
線４で結線するが、その結線の方法は種々のものがある
。
このよデに半導体集積回路を構成すると、内部論理部分
がＣＭＯＳ構造で、入出力部分がＥＣＬ構造の半導体集
積回路を構成することが出来る。
本実施例のように内部セル部１と入出力バッファ一部５
との各チップが構造上１つのパッケージ上でみかけ上１
チップとして構造できるので、−方が０ＭＯ３で構成さ
れていても、他の部分をＴＴＬ構成すると高駆動能力が
有る半導体集積回路が構成できる。
〔発明の効果〕
以上説明したように本発明は、半導体集積回路の内部セ
ル部分と、外部と接続される人出カバッファーとを別の
チップに分けているので、内部セル部分のプロセスと入
出力バッファ一部のプロセスを別にして構成でき、外部
回路の性能に合わせて回路を構成できるという効果があ
る。
【図面の簡単な説明】
第１図（ａ）、（ｂ）は本発明の一実施例の平面図およ
びその断面図である。 １・・・内部セル部、２・・・ブリバッファ一部、３・
・・電源、グランド用バッファー、４・・・配線、５・
・・入出力バッファー部、６・・・ポンディングパッド
、８・・・パッケージ、１０・・・絶縁体。

Claims (1)

    【特許請求の範囲】
  1. 　外部回路と接続される入出力バッファー部と、この入
    出力バッファー部と接続され論理を構成する内部セル部
    とをチップ上で分離して構成し、これら各部が同一パッ
    ケージ内で組立られたことを特徴とする半導体集積回路
    。
JP62252742A 1987-10-06 1987-10-06 半導体集積回路 Pending JPH0194637A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0377352A (ja) * 1989-08-19 1991-04-02 Fujitsu Ltd 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6156441A (ja) * 1984-08-28 1986-03-22 Fujitsu Ltd 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6156441A (ja) * 1984-08-28 1986-03-22 Fujitsu Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0377352A (ja) * 1989-08-19 1991-04-02 Fujitsu Ltd 半導体装置

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