JPH0195550A - Ｖ▲ｄ▼▲ｄ▼ロードダンプ保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技東分災 本発明は、電源ロードダンプ過渡的状態に対するオンチ
ップ保護の為の回路に関するものであって、更に詳細に
は、この様な回路において使用される装置の構成及びそ
の構成の製造方法に関するものである。

従」口（胤 集積回路装置は、保護回路を設けないかぎり、電源トラ
ンジェント即ち電源過渡的状態によって容易に破壊され
ることがある。保護すべき最も厳しい条件の１つは、「
自動車ロードダンプ（ａｕｔ。

ｍｏｔｉｖｅ　１ｏａｄ　ｄｕｍｐ）Ｊとして知られて
いる。この条件は、第１図に示した如きグラフを参照し
て説明することが可能である。

公知の如く、自動車電気系統の基本的な形態において、
バッテリー及び交流発電機は系統内の種々の操作低電流
論理回路の入力ｖ０゜電源電圧パッドへ並列に接続され
ている。該交流発電機は、該バッテリーを充電する為に
及び他の自動車のロード即ち負荷に供給する為に大きな
電流を発生することが可能である。「ロードダンプ」は
、交流発電機の負荷が切断された時、例えばバッテリー
接続が緩くなったり、又は厳しさがより少ない例として
自動車のヘッドライトがターンオフされる場合に、発生
する。交流発電機を介しての電流の流れ及びその本来的
なインダクタンスの為に、磁界が形成され、それが交流
発電機の出力電流が迅速に変化することを防止する。交
流発電機の負荷が急激に減少されると、操作回路のＶ。

。電源パッドに電荷、従って電圧が蓄えられ、それは交
流発電機の出力端に接続されたままとなる。

第１図に示した如く、急激な電圧上昇、即ち「ロードダ
ンプ過渡的状態」は、アップセット即ち突然変動の時間
１＝０においてｖｏ。供給電圧パッドへ印加される。こ
の過渡的状態は、典型的な自動車システムの場合に、 Ｖｏｏ”１４÷４６ｅｘｐ（−ｔ／１２０　ミリ秒）と
書き表すことが可能であり、バッテリーの近くで極めて
高く且つバッテリーからの距離と共に減少する。例えば
、過渡的電圧は、エンジン室内においては８０■で、防
火壁に沿って６０Ｖであり、乗客室内において４０Ｖで
あることがある。

該系統内の論理回路は、あきからに、ｖｏ。供給電圧が
１６Ｖに到達する迄通常の動作モードのままに留まらね
ばならない。然し乍ら、例えばロードダンプ過渡的状態
の場合における如＜、ＶＤ、供給電圧が１６Ｖを越えて
上昇すると１回路の通常の動作の崩壊が許容されるが、
該回路内において永久的な損傷が発生することがなく、
該回路はその出力端を介して該系統内の他の回路へ２０
Ｖを越えて電圧を供給するものであってはならない。

第１図に示した如く、ｖｏ。供給電圧が時間と共に１６
Ｖ未満に復帰すると、該回路は通常の動作に復帰せねば
ならない。

ロードダンプ過渡的状態の問題を解消する為の従来のア
プローチは、電源と操作回路の供給電圧パッドとの間に
外部的受動部品の配列を設けることであった。このこと
は、通常、電圧サージに対してフィルターとして作用す
る抵抗及びコンデンサの外部的回路の形態を取る。一方
、操作回路と直列に外部インダクタを挿入して、過渡的
状態によって発生される変動電流に抵抗する。これらの
解決法は、エキストラな部品を必要とし、それはコスト
を上昇させ、且つシステム即ち系統内の貴重な空間を使
ってしまう。

■−五 本発明は１以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、電源　。

ロードダンプ過渡的状態に対して一体化乃至は集積化し
た保護を与えることである。本発明の別の目的とすると
ころは、従来の処理乃至は製造技術の独特の適用を使用
して一体化乃至は集積化した保護回路を提供することで
ある６本発明の更に別の目的とするところは、内部的操
作回路に対しての電源過渡的状態及び内部回路の出力端
への過渡的状態電圧の通過の両方に対して一体化乃至は
集積化した保護を提供することである。

豆−双 本発明に拠れば、保護回路が操作低電流論理回路と共に
一体化乃至は集積化されており、該操作回路は、永久的
な損傷を受けること無しに、■。。

電源電圧過渡的状態を受け取り、復興し、且つ正常乃至
は通常の動作へ復帰させることが可能である６更に、本
保護回路は、過渡的状態電圧が、システムデータバスへ
の出力ラインによって通過されるべき操作回路を横断す
ることがないことを確保している。１６ｖのｖｏ。供給
電圧レベル及び１６ｖの外部論理信号レベルとのインタ
ーフェースを提供するオンチップレベルシフト回路に対
して及び一体化した電圧調整器に対して更に保護が設け
られる。

本発明の保護回路は、接合分離型ＣＭＯＳ装置技術を使
用する。約１，０００人の厚さのゲート酸化物を持った
装置を使用して、９乃至１６Ｖの自動車電源及び信号ラ
インに対するインタフェースを提供する。約４００人の
厚さのゲート酸化物を持った装置を使用して、５Ｖ論理
処理回路が提供され、これらの装置は一体化した５ｖ電
圧調整器によって電力が与えられる。電圧減少装置が、
操作回路の■。。供給電圧パッドと該操作回路の残部と
の間に接続されており、該操作回路へ通過される電圧及
び電流を制限する。

従って、上述した如く、３個の集積回路区域がロードダ
ンプ過渡的状態から保護されている。第１に、集積化し
た１６Ｖ低電流論理回路が、ＶＯＯ供給電圧パッドをこ
れらの回路の電源供給ノードと直列な大きな値のポリシ
リコン抵抗へ接続させることによって保護されている。

第２に、集積化した１６Ｖ高電流出力信号回路は、ｖｏ
。供給電圧パッドを出力回路のＰチャンネルＭＯＳ出力
ドライバのソースへ直接的に接続させることによって保
護されており、該ドライバーのドレインは出力信号パッ
ドへ接続されている。第３に、集積化した５ｖ調整電圧
供給回路は、該調整回路のＰチャンネルＭＯＳ出力ドラ
イバのソースと直列にＶ。。

供給電圧パッド、をポリシリコン抵抗と接続することに
よって保護され、該出力ドライバのドレインは５ｖ調整
供給電圧パツドへ接続される。

ＰチャンネルＭＯＳドライバトランジスタの各々は、そ
のゲートを集積化供給電圧検知回路へ接続しており、該
回路は、１６Ｖよりも大きな供給電圧レベルを検知する
と、該ドライバのゲートをそのソースへ短絡させてそれ
をターンオフさせる。

これらの装置の各々のゲートは、又、直列の高い値のＮ
ウェル拡散抵抗を介して通常の操作制御論理へ接続され
ている。

上述したトラン・ジスタ及び抵抗の全ては、最大のロー
ドダンプ電圧及び電流過渡的状態に耐える為に独特の構
成を有しているが、通常の製造方法の流れの中において
製造することが可能である。

災廠班 以下、添付の図面を参考に１本発明の具体的実施の態様
に付いて詳細に説明する。

第２図は、スイッチＳ１を介して集積回路１０のｖｏ。

供給電圧パッド１３へ接続された自動車バッテリーの如
き自動車負荷１２を示している。交流発電機電源１６も
供給電圧パッド１３へ接続されている。スイッチＳ１の
開放は、操作上の急激な変動の発生を表し、それは第１
図に示したタイプの電源ロードダンプ過渡的状態を発生
させる。

ｖｏ。供給電圧パッド１３と低電流論理回路１４との間
に２にΩのポリシリコン抵抗１８が接続されている。ポ
リシリコン抵抗１８は第２図に単一の抵抗体として示し
であるが、それは各抵抗が別々の論理回路へ接続された
複数個の並列接続した抵抗とさせることも可能であるこ
とを理解すべきである。

自動車適用において、低電流論理回路１４は、Ｏｖから
最大で１６Ｖである通常のバッチ４ノー電圧迄の範囲の
電圧の振れを持っている。論理回路１４は通常の条件下
においては動作するのに非常に低い電流を必要とするに
過ぎないので、通常動作の間の抵抗１８を介しての電圧
降下は小さい。

然し乍ら、第１図に示した如く、ｖｏ。供給電圧が過渡
的状態の間に約６０Ｖへ上昇すると、抵抗１８は殆どの
過渡的状態電圧を下降させて回路１４内の装置を保護す
る。

従って、本発明の第１の側面に拠れば、２にΩのポリシ
リコン薄膜抵抗１８をＶ。。供給電圧パッド１３と直列
に設けて、低電流論理回路１４を保護し且つ供給する。

上述した如く、抵抗１８は供給電流を電源過渡的状態の
期間中に論理回路１４へ制限すべく作用する。通常の条
件下において、ポリシリコン抵抗１８は、各々が５０μ
Ａ以下の電流を通過させ且つ１００ｍＶ以下の電圧降下
を発生させるに過ぎない。

抵抗１８は、電源ロードダンプ過渡的状態の期間中に焼
切しない様に十分な大きさに形成される。

該抵抗は６，０００乃至１２，０００人の厚さを持った
フィールド酸化物の上に形成されるので、抵抗１８は論
理回路１４の残部から約６０乃至１２０Ｖの分離を有し
ている６図示した適用例に対しての抵抗１８の所要の寸
法は、２μｍ　Ｘ　２００μｍで容易に実現させること
が可能である。

論理回路１４の出力パッド１５を駆動する出力インバー
タは、低抵抗ドライバでなければならないので、−層困
難な設計上の問題を提供する。例えば、 （Ｖｏｏ−Ｖｏ、ｌ）／ＩｏＨ＜ＩＶ／１０ｍＡ又は＜
１００Ω抵抗であり、 尚、ｖｏＨ＝パッド１５における出力電圧、■。、＝パ
ッド１５における出力電流である。

論理回路１４は通常多数の出力を有しており且つこれら
の大きな寸法のポリシリコン抵抗は出力ドライバ装置を
拡大させることとなり、それは非常に大きなチップ面積
を占有するので、上述したタイプのポリシリコン抵抗を
各出力ドライバに関してｖｏ。供給電圧と直列して使用
することは実際的ではない。

従って、本発明の第２の側面に拠れば、ロードダンプ保
護回路が設けられ、それは電源過渡的電圧を検知し且つ
それが集積回路１０の出力パッド１５に到達することを
防止している。

電源過渡的状態が発生すると、即ちスイッチＳ１が開放
すると、ｖｏ。供給電圧は直ぐに上昇する（第１図に示
した如く）。常開スイッチＳ３が該過渡的状態を検知す
ると、それは閉成し、従ってドライバ２０のゲートをそ
のソースへ短絡させ且つドライバ２０をターンオフさせ
る。スイッチＳ３が存在しない場合、ロードダンプ電圧
はＰチャンネル出力装置１１２０をターンオンさせ且つ
全ロードダンプ電流が装置２０を介して通過される。こ
の電流は、出力装置２０及びＮチャンネル出力装置２２
の両方を破壊するのに十分な大きさであり、データバス
上のオフチップ即ちチップ外の部品をも破壊することが
可能な場合があり、それは２０Ｖを越えると低抵抗性と
なり、これらの条件下でデータバス上を通過する電流は
以下の如くである。

Ｉ　ｏ：　（６０Ｖ−２０Ｖ）／（１００Ω以下）　＝
　４０ｍＡ以上上述した如く、更に以下に詳細に説明す
る如く、本発明は、２０Ｖ≦Ｖ　ｏｏ≦６０Ｖである場
合、出力ドライバ２０をターンオフし且つロードダンプ
過渡的状態の期間中に全てのバイポーラ寄生トランジス
タをオフ状態に維持し、次いでｖｏ。供給電圧が１７Ｖ
以下に復帰した場合に出力ドライバ２０を通常の動作に
復帰させる検知回路を提供している。

回路１０と関連するデータバスは、集積回路１０の通常
の動作期間中に全バッテリー電圧ヘプルアップされるこ
とが要求される。このことを達成する為に、出力ドライ
バ２０は通常の条件下において２０Ｖ動作に定格されて
いる。然し乍ら、以下に更に詳細に説明する如く、ドラ
イバ２０も電源過渡的状態の期間中に発生される高電圧
に耐えることが可能である。

上述した如く１本発明の第３の側面に拠れば、出力ドラ
イバ２０は、そのゲートがオフの状態でそのソースとド
レインとの間で４０Ｖのブレークダウン電圧に耐えるこ
とが可能であり、且つそのソースとＶｓｓ接地シリコン
基板との間で６０Ｖブレークダウン電圧に耐えることが
可能である様に構成されている。このことは、出力ピン
１５をプルアップする為に使用される独特のＰチャンネ
ルＮウェルＭＯＳ装置構成を提供することによって達成
される。従来のＮチャンネルＭＯＳ装置！２２は、出力
ピン１５をプルダウンする為に使用されている。装置２
０と装置！２２の両方は、２０Ｖに略等しいブレークダ
ウン電圧ＢＶｏ５−を提供する為に約１，０００人のゲ
ート酸化物厚さを持つ様に形成される。更に、以下に更
に詳細に説明する如く、Ｐチャンネル装置２０のブレー
クダウン電圧は、ドレイン対ボディのアバランシェブレ
ークダウン区域近傍のゲート酸化物内へのホットエレク
トロンの注入に起因して約４２Ｖへ変動する。

第３図を参照すると、ホットエレクトロンｒｅＪが電界
効果トランジスタのゲート酸化膜を充電し且つ空乏層内
の電界強度を低下させ、ブレークダウン電圧ＢＶ。５．
を増加させることを可能とすることは公知の現象である
。この効果により、出力ドライバ２０は、スイッチＳ３
によって表される特別のロードダンプ保護回路によって
ターンオフされると、ドレイン／ソース電圧Ｖ。Ｓを約
４２Ｖへ変位させ、従って出力電圧Ｖ　ｏｕｔは６０Ｖ
−４２Ｖ＝１８Ｖ以下となる。

更に詳細に説明すると、第３図に示した如く、装置２０
のソースとドレインとの間の電圧差が増加すると、定義
上自由電子を包含することのない領域である空乏層が大
きくなり増加する電圧を持ちこたえる。自由キャリアは
取り去られ且つイオン化したドーパント原子が残存する
ので、このことは、電界を形成することとなる。従って
、Ｐ＋領域は、取り去られた自由キャリアとしてのホー
ル「ｈ」及び残存する負ボロンイオンを有している。逆
に、Ｎ−領域において、電子は高ソース／ドレイン電位
によって剥離され、正の燐イオンが残存する。このこと
は、Ｎ−領域内に正電荷を又Ｐ＋領域内に負電荷を形成
し、且つそれら２つの間の接合を横断して大きな電界を
発生する５ＶＯ０供給電圧が増加すると、電界は、電子
「ｅ」がシリコン母体物質から物理的に剥ぎ取られる点
迄−層強くなる。この点において、電子は電界中を自由
に移動する様になる。装置２０のポリシリコンゲートは
正電位に接続されており且つ電子が正電位に吸引される
ので、自由電子「ｅ」はポリシリコンゲートへ向かって
上方へ迅速に移動する。従って、自由電子は、電位障壁
を越えてゲート酸化膜内へ入り且つゲート酸化膜に負電
荷を与える。

この負電荷は、該接合のアバランシェブレークダウン電
圧ＢＶ。□を増加させる。

又、本回路を構成する為に使用するＭＯＳｌｌ造プロセ
スは、第４図に示した如く、ｖｏ。ノード（Ｐ＋及びＮ
−）からＶｓｓノード（Ｐ−）　ヘの６０ｖの逆バイア
スに耐えることが可能であるバイポーラ寄生装置を発生
させる。

従来の構成においては、Ｐチャンネル出力ドライバは、
高電圧が°Ｉ１０ビン上に発生する時に反転層が形成さ
れることを防止する為に装置の周りにＮ＋ガードリング
を形成している９本発明の４番目の側面に拠れば、第４
図に示した如く、ｐ−チャンネル出力ドライバ２０は、
その周りに形成したフィールドプレート２５を持ってい
る。このフィールドプレート２５は、出力バッファ中に
存在する最大の電位に接続されており（即ちＮウェル）
、従ってＮ−区域内には反転チャンネルは形成されない
、又、以下に説明する如く、Ｎ−ウェル／Ｐ−基板接合
の７バランシエブレークダウン電圧はフィールドプレー
ト２５の存在によって６０ｖを越えて増加される。

第４図に示したフィールドプレート現象は、Ｎ−ウェル
／Ｐ−基板接合が実際に湾曲している場合に、平坦に見
える様にさせる。該湾曲領域においては電界は一層強い
ので、接合の湾曲はブレークダウン電圧を低下させる。

従って、ＰＮ接合の外に且つそれを越えて正電荷を位置
させることにより、負電位を延在させ、その結果、該接
合の曲率半径を増加させる。

従って、本発明に拠れば、第３図に示した如くにキャリ
アを注入する代わりに、Ｎ−ウェルと同一の正電位であ
るフィールドプレート２５を接合を越えて物理的に延在
させてアバランシェブレークダウン電圧を増加させてい
る。逆に、フィールドプレート２５上に負電位を配置さ
せることの効果、即ち該プレートを基板電位とさせるこ
と、は接合が物理的に内側に湾曲させる様にさせること
となる。即ち、フィールドプレート２５が拡散Ｎ−ウェ
ル領域と接続されると、電界強度はフィールドプレート
２５によって減少され、該フィールドプレートを基板に
接続すると、電界強度は増大する。

従って、６０ｖバイアスにおいてＮ−ウェルとＰ−基板
との間に分離を維持する為に出力ドライバ２０の構成に
おいて３つの条件が満足されねばならない、第１に、寄
生バイポーラトランジスタはベースドライブ電圧が存在
しないことによってオフ状態に維持されること。第２に
、パンチスルーブレークダウンを防止する為に、垂直及
び水平の両方において、Ｎ−拡散は十分にＰ十拡散とオ
ーバーラツプ即ち重畳すること。第３に、基板ドーピン
グは十分に軽度であり、且つ上述したフィールドブレー
ド２５はＰＮ接合と十分にオーバーラツプしてアバラン
シェブレークダウンを防止することである。一般的に、
且つ本発明に基づいて、Ｎ−ウェル抵抗又はＰ−チャン
ネルＮ−ウェル装置がそれに６０Ｖが印加される可能性
がある場合にはいつでも、このフィールドプレート概念
を論理回路と保護回路の両方ににおいて使用する。

ロードダンプ過渡的条件においてのフィールドプレート
２５の動作を第４図に示しである。Ｎ−ウェルのフィー
ルドプレート２５のオーバーラツプはｒａ＋ｂＪである
。シリコン基板上の距離ｒａＪに渡ッテ６０　Ｖ　−２
＊　ｂ　＝　５９　、４　Ｖが存在する。シリコン表面
上の区域「ｂ」は２φｂ＝０．６ｖの電位にある。オー
バーラツプ即ち重畳部が減少されると、区域ｒｂ」は距
離０となる。

次いで、区域ｒａＪが減少する０区域ｒａＪが減少する
と、ＰＮブレークダウン電圧は減少する。

最大のＰＮブレークダウン電圧の場合、即ちａ＝Ｃ１尚
ｒｃＪはＮ−ウ土ル拡散下側のＰ−基板内への空乏層の
厚さであるｅ　ａ　＋　ｂ　＞　ｃである場合にフィー
ルドプレート２５下側に形成される自由電子は、ポリシ
リコンフィールドプレートから出てくる電界Ｅによって
捕獲され且つ流れることはない。何故ならば、該自由電
子は酸化膜及び空乏層によって電流源から分離されてい
るからである。

ロードダンプ過渡的状態を検知し且っＰ−チャンネル出
力ドライバ２０をターンオフさせる回路の１実施例を第
５図に示しである。第５図において、Ｐ−チャンネル装
！２０、スイッチトランジスタ３３（第２図においては
スイッチＳ３として示しである）及び４０にΩ抵抗２４
は、第２図に同様に示した部品に対応している。

上述した如く、Ｐ−チャンネル出力ドライバ２０をター
ンオフすることは、スイッチ３３を閉成させることを必
要とする。第５図に示した回路に関連して、このことは
、抵抗３２．トランジスタ２８、抵抗３０、及びトラン
ジスタ２６を有する検知回路がスイッチングトランジス
タ３３のゲートを活性化させるノードＮ２において電圧
を発生せねばならないことを意味している。従って、部
品２６．２８．３０．３２は、Ｖｌ）Ｏ供給電圧によっ
て制御される簡単なラッチを形成すべ（配列されている
。ｖＩｌｌｌｌｌ供給電圧が高へ上昇すると、トランジ
スタ２６及び２８はターンオンする。ｖｏ。供給電圧が
安定レベル、即ち１７Ｖ以下、へ下降すると、トランジ
スタ２６及び２８はターンオフする。

該ラッチは、Ｎ−チャンネルインバータの出力がスイッ
チングトランジスタ３３のゲートへ供給されるループに
おいて、ＰＭＯＳインバータ及びＮＭＯＳインバータの
２つのインバータとして考えることが可能である。

第５図に示した如く、ｖｏ。供給電圧がトランジスタ２
６のアバランシェブレークダウン電圧を越えて上昇する
と（１，０００人のゲート酸化膜及び長尺のＬｅｆｆで
Ｂ　Ｖｏｓｓｓ”Ｆ　１８　Ｖであり、トランジスタ２
６はその工。−ｖ　ｏｓｓ曲線上でスナップバックを有
することがない）、ノードｖ２はＢＶ。

、、Ｎ＝　１８　Ｖにクランプされるａ　ＶＯ０供給電
圧がＢ　Ｖｏｓｓｓ＋　ｌ　ｖｒｐ　Ｉ　ＬＴｌ　９　
Ｖ　ｔｔ越エテ上昇スルト、トランジスタ２８及びスイ
ッチ３３はターンオンする。スイッチングトランジスタ
３３がターンオンすると、出力ドライバ２０はターンオ
フし、出力パッド１５上において過剰なロードダンプ電
圧を防止する。出力電圧Ｖｏｕｔが１８Ｖを越えること
を許容すると、Ｎ−チャンネル出力ドライバ装置（第２
図における装置２２）及びデータバス上の外部部品が破
壊されることがある。

第５図に示したロードダンプ検知ラッチ内の装置は、ｖ
ｏ。が１８Ｖ以下である場合に、ラッチトランジスタ２
６及び２８がオフし、即ち定常電流を引き出すことが無
く、且つスイッチングトランジスタ３３がオフである様
に１寸法構成される。

このことは、ｖｏ。供給電圧が１８Ｖ以下である場合に
ドライバ２０の通常動作が発生する様にする為に、要求
される。このことを達成する為に、■。。が１８Ｖ以下
である場合にｌ４Ｒ３２がＶ、□以下である様に構成さ
れ、従ってトランジスタ２６はオフとなリノードＶ、＝
Ｖ、。である。このことは、抵抗３２＝４０にΩで、ト
ランジスタ２８Ｗ／Ｌ＝３０／７０及びＶ　ｔｓａ　＝
　１　、７　Ｖ　テ実現される。

又、第４図に関連して上に説明した如くに、Ｎ−ウェル
及びフィールドプレートを使用することによって、６０
ｖに耐える様に全ての抵抗２４，３２．３０を構成する
。

過渡的状態において、トランジスタ２６はアバランシェ
ブレークダウンを経験する。即ち、トランジスタ２６へ
印加されるｖｏ。供給電圧が高状態へ変化すると、電流
は抵抗３０を介して流れ始める。このことは、トランジ
スタ２８をターンオンさせる。次いで、トランジスタ２
８がオンであることは、抵抗３２を介しての電流の流れ
を許容し、そのことはトランジスタ２６をターンオンさ
せる。

このこと全ては、トランジスタ２６のアバランシェブレ
ークダウンによって開始される。抵抗３０は電流を制限
し、従ってトランジスタ３０は破壊されることがなく、
該ラッチをターンオンさせ且つトランジスタ３３をオン
させる。逆に、ｖｏ。供給電圧が正常状態に復帰すると
、即ち１７Ｖ以下になると、抵抗３２を横断しての電圧
が低状態となり、トランジスタ２６をターンオフさせ、
それにより該ラッチをリセットし且つスイッチトランジ
スタ３３をターンオフさせる。

トランジスタ２８と抵抗３２とを取り除くのではなくこ
れらを利用するロードダンプ検知ラッチを実現すること
の利点は、トランジスタのゲートがトランジスタ２６の
ＢＶｏｉｉによって１８Ｖにクランプされ、且つｖ０供
給電圧及びトランジスタ２８のソースがトランジスタ２
６のＢＶｏｓｓ＋１８Ｖを越えて上昇すると、ノードｖ
２が該ラッチ、によってＯｖ八上セツトれることである
。このことは、３６ｖよりも大きなロードダンプ過渡的
状態の上昇端で発生する。次いで、ＶＯＤ供給電圧がロ
ードダンプで１８Ｖ以下になる迄、該ラッチはノードｖ
２をＯｖに保持する。該ラッチがフルであると、ロード
ダンプの大きさが３６Ｖ　（ｔ＝０において）以上であ
る全時間の期間中に、トランジスタ２０はターンオフさ
れ、Ｉ　ｏｕｔが約０で且っＶｏｕｔが２０Ｖ以下であ
る。

ロードダンプの大きさが３６Ｖ未ｖａ（時刻ｔ＝Ｏ）が
発生すると、該ラッチはセットされるが、ノードｖ２は
トランジスタ２６の１８Ｖに等しいＢＶｏｉｉに保持さ
れる。スイッチ３３は開成され且つＶ、をｖｏ。−１ｖ
、ｐ　１以上にプルすることが可能であり、従って、第
６図に図示し以下に説明する如く、出力ドライバ２０は
オフとなる。

第６図は、テストモデル値と共に出力トランジスタ２０
用のロードダンプ保護回路の装置３３に対する動作及び
Ｗ／Ｌ比を概略示している０回路動作は、以下の式（Ｖ
ｏｓｇ　Ｖ５ｓｌ　ＶＴＦは全て負の値）を使用するこ
とによって計算することが可能であり、その結果を以下
の表１に示す。

上記式はＶＯＳの解に対して以下の如くに整理すること
が可能である。

尚、β＝　７　Ｘ　１０−”Ａ／Ｖ” ｖ、、＝−ｉｖ Ｖａｓ−ｓ　＝　Ｖｏｓａｓ＞　　Ｉ　Ｖ　＝　ＶｖＰ
（７１場合、トランジスタ２０はオフとなる。

表１ ピークｖ０゜−Ｎ□−ピークＶ。Ｓ　　イニｊ」ユ６０
Ｖ　　　ＯＶ　　−０，３０Ｖ　　１０４３ｕＡ３６Ｖ
　　　ＯＶ　　−０，２２Ｖ　　　４４５μＡ３５Ｖ　
　１８Ｖ　　−０，４５Ｖ　　　４１３ｇＡ２５Ｖ　　
１８Ｖ　　−０，４８Ｖ　　　１６３μＡ２１Ｖ　　１
８Ｖ　　−０，６１Ｖ　　　６０／ＪＡ２０Ｖ　　１８
Ｖ　　−０，８６Ｖ　　　２９ＪＪＡＩ、がトランジス
タ２７の飽和電流である５３μＡよりも大きい場合、ト
ランジスタ２７はアバランシェブレークダウンとなる。

第７図に示した如く、本発明は、又、オンチップの電源
電圧調整器用の電源ロードダンプ保護を与えるものであ
る。電源電圧調整器回路は、上述した如き出力ドライバ
２０用に使用されたのと同一のロードダンプ検知ラッチ
及びスイッチ回路に依存するものである。

該オンチップ電圧調整器の目的は、バッテリーからの約
９−１６Ｖで動作するｖｏ。供給電圧レベルから、集積
化した５ｖ論理ロード用の供給電圧としての５ｖへ降下
させることである。

ロードダンプ検知器及びラッチ（即ち、部品２６．３０
，２８．及び３２）スイッチングトランジスタＳ２及び
分離抵抗３４に加えて、１００Ωポリシリコン抵抗３９
が電圧調整器出力ドライバ３６に直列に付加されている
。該回路の低電圧部分において使用されている４００人
のゲート酸化物装置のアバランシェブレークダウン電圧
が低い為に出力電圧Ｖ□。はＩＯＶを越えて増加するこ
とを許容することが出来ないので、抵抗３９が必要とさ
れる。従って、該調整器に関しての最大１０ｖの条件及
び上述したＶ。Ｓにウオークアウト（ｗａｌｋ　ｏｕｔ
）に起因するＰチャンネル装ｆｉ３６のＶｏｓ＝４０　
Ｖの制限が与えられるので、抵抗３９は６０Ｖ過渡的状
態の付加的な１０ｖを取り扱う。

このことは第８図に示しである。

再度第７図を参照して説明すると、３ＭΩ抵抗３８はツ
ェナーダイオード４０を介して小さな電流を供給して、
Ｎチャンネル装置４２のゲートにおいて５ｖ基準電圧を
維持する。Ｐチャンネル装！！４６及び４８と関連して
Ｎチャンネル装置４２及び４４は比較器回路として機能
し、電圧Ｖ。Ｇを装置１ｉ４２のゲートの電圧と同一の
レベルに維持する。Ｎチャンネル装置４４のゲートは電
圧Ｖ□９に接続されているので、Ｎチャンネル装置４２
及びＮチャンネル装置４４の両方のゲートは５Ｖに維持
される。従って、電圧Ｖ□。が高状態となると、Ｐチャ
ンネル装置３６のゲートへ印加される調整器出力電圧は
装［３６をターンオフさせる傾向とさせる。

該調整器におけるロードダンプ電流は第８図に示した如
くに解析される。Ｉ＝１００ｍＡからＯｍＡの場合１＝
０からｔ＝２９ミリ秒において、ロードダンプ電流は以
下の如くに表される。

上述した例えば出力ドライバ２０等の高電圧装置を製造
する為に、標準の低電圧処理技術が使用される。従って
、Ｐ基板、Ｎウェル及びフィールド酸化物領域は、従来
のＭＯＳ処理ステップに従って画定される。次いで、フ
ィールド酸化物を除去した区域に厚い７００人のゲート
酸化物を成長させる。該厚い酸化物層の選択した区域を
マスクし且つエツチングする。次いで、これらの後者の
区域内に薄い酸化物層を成長させて４００人のゲート酸
化物を形成し、７００人の酸化物を除去していない区域
及びフィールド酸化物領域上に１゜０００人のゲート酸
化物を形成する。次いで、標準のＭＯ３処理技術を使用
して装置を完成する。

以上１本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は電源ロードダンプ過渡的状態の期間中の電圧と
時間の関係を示した説明図、第２図は本発明に基づく集
積化したロードダンプ保護回路の好適実施例を示した概
略図、第３図は第２図に示したロードダンプ保護回路に
おいて使用するタイプのＰチャンネル装置の構造を示し
た概略図、第４図は第２図に示したロードダンプ保護回
路に使用したタイプのＰチャンネル装置用のフィールド
プレートの詳細を示した概略図、第５図は本発明に基づ
いて論理回路出力ドライバをターンオフする集積化した
ロードダンプ検知ラッチを示した概略図、第６図はＰチ
ャンネルＭＯＳドライバトランジスタのゲート電圧の解
析を示した説明図、第７図は本発明に基づく供給電圧調
整器用の集積化したロードダンプ保護回路を示した概略
図、第８図は第７図に示した供給電圧調整器におけるロ
ードダンプ電流の解析を示した説明図、である。 （符号の説明） １０：集積回路 １２：自動車用負荷 １３：電源電圧供給パッド １４：低電流論理回路 １５：出力パッド １８：ポリシリコン抵抗 ２０：出力装置（ドライバ） ２５：フィールドプレート ３３：スイッチトランジスタ 特許出願人　　　　ナショナル　セミコンダクタ　コー
ポレーション ＶｏＤ（ｖｏｔｅｓ　） １＊Ｑ ＦＩＧ、Ｉ ＦＩＧ、２　　　　　　　　す−へ・・）。 戴’ｂ　ｌＳ−ρ１ ＦＩＧ、３ ムｔ

Claims (1)

1. 【特許請求の範囲】 １、電源によって操作回路へ供給され且つ予め選択した
   電圧を超える電圧が前記操作回路を損傷することを防止
   することを確保する為の電源ロードダンプ保護回路にお
   いて、前記操作回路へ供給される供給電流を制限する為
   に前記電源と前記操作回路との間に直列に接続した一体
   化した抵抗手段を有することを特徴とする保護回路。 ２、特許請求の範囲第１項において、前記抵抗手段はポ
   リシリコン抵抗を有することを特徴とする保護回路。 ３、特許請求の範囲第１項において、前記抵抗手段は複
   数個の並列接続したポリシリコン抵抗を有することを特
   徴とする保護回路。 ４、特許請求の範囲第１項において、前記抵抗手段は、
   前記操作回路から約１００Ｖの分離を与える為に十分な
   厚さの絶縁性物質の上に形成されていることを特徴とす
   る保護回路。 ５、特許請求の範囲第４項において、前記絶縁性物質は
   ６，０００乃至１，２０００Åの厚さを持ったフィール
   ド酸化物であることを特徴とする保護回路。 ６、電源によって操作回路へ供給され且つ予め選択した
   電圧を超える電圧が前記操作回路の出力パッドに現れる
   ことを防止することを確保する為の電源ロードダンプ保
   護回路において、出力パッド、前記電源から供給電圧を
   受け取る為に前記電源と前記操作回路との間に直列に接
   続した供給電圧パッド、半導体基板内に形成されており
   且つソース、ドレイン及びゲート電極を有しており前記
   ソース電極は前記供給電圧パッドへ接続されており前記
   ドレイン電極は前記出力パッドへ接続されており前記ゲ
   ート電極は前記操作回路から出力信号を受け取るべく接
   続されており且つそのソースとドレインとの間及びその
   ソースと半導体基板との間において前記予め選択した電
   圧を超えるブレークダウン電圧に耐えるべく構成されて
   いるタイプのＭＯＳ出力プルアップトランジスタ、前記
   予め選択した電圧を超える供給電圧を検知し且つそれに
   対応して前記出力プルアップトランジスタをターンオフ
   させる為に前記供給電圧パッドと前記出力プルアップト
   ランジスタのゲートとの間に接続された検知手段、を有
   することを特徴とする保護回路。 ７、特許請求の範囲第６項において、前記検知手段が、
   前記ソースと前記出力プルアップトランジスタのゲート
   電極との間に接続されているスイッチと、前記供給電圧
   パッドにおける電圧が前記予め選択した電圧を超える場
   合にラッチ出力が前記スイッチを閉成させる様に入力端
   を前記供給電圧パッドへ接続しており且つ出力端を前記
   スイッチへ接続したロードダンプ検知ラッチとを有する
   ことを特徴とする保護回路。 ８、特許請求の範囲第７項において、前記スイッチがＭ
   ＯＳスイッチングトランジスタを有しており、該スイッ
   チングトランジスタのソースは前記供給電圧パッドへ接
   続しており、そのドレインは前記ＭＯＳ出力プルアップ
   トランジスタのゲートへ接続しており、そのゲートはラ
   ッチ出力を受け取るべく接続しており、該ラッチ出力が
   前記予め選択した電圧を超える場合に前記スイッチング
   トランジスタがターンオンする様に構成されていること
   を特徴とする保護回路。 ９、特許請求の範囲第８項において、前記ロードダンプ
   検知ラッチが、前記供給電圧パッドとラッチ出力をそれ
   に供給する為に前記スイッチングトランジスタのゲート
   へ接続されている第１ノードとの間に接続されている第
   １抵抗手段と、ドレインを前記第１ノードへ接続してお
   りソースを接地接続しており且つゲートを第２ノードへ
   接続した第１ＭＯＳラッチトランジスタ、ソースを前記
   供給電圧パッドへ接続しておりドレインを前記第２ノー
   ドへ接続しており且つゲートを前記第１ノードへ接続し
   ている第２ＭＯＳラッチトランジスタと、前記第２ノー
   ドと接地との間に接続されている第２抵抗手段とを有す
   ることを特徴とする保護回路。 １０、特許請求の範囲第９項において、前記スイッチン
   グトランジスタのドレインと接地との間に接続されてい
   る第３抵抗手段を有することを特徴とする保護回路。 １１、特許請求の範囲第１０項において、ドレインを前
   記出力パッドへ接続しておりソースを接地ヘ接続してお
   り且つゲートを前記操作回路から出力信号を受け取るべ
   く接続したＭＯＳ出力プルダウントランジスタを有する
   ことを特徴とする保護回路。 １２、ＮウェルＰチャンネルトランジスタにおいて、基
   板とＮウェルとの間にＰＮ接合が形成される様にその表
   面にＮ導電型のウェルを形成したＰ導電型の基板、前記
   Ｎウェル内に形成されており供給電圧を受け取るべく接
   続されているＰ導電型第１領域、前記Ｎウェル内に前記
   第１領域から離隔した関係で形成されており且つ出力信
   号を供給すべく接続されたＰ導電型の第２領域、ウェル
   ／基板接合を越えて延在すべく前記基板の表面上に形成
   されな絶縁物質層、前記ウェル／基板接合を越えて延在
   すべく前記絶縁物質層の上に形成されたフィールドプレ
   ート、を有しており、前記フィールドプレートの存在に
   より前記ウェル／基板接合のアバランシェブレークダウ
   ン電圧を増加させる様に前記フィールドプレートが正供
   給電圧ヘ接続されていることを特徴とするＮウェルＰチ
   ャンネルトランジスタ。 １３、特許請求の範囲第１２項において、前記絶縁物質
   は二酸化シリコンであることを特徴とするトランジスタ
   。 １４、集積化供給電圧調整器用の電源ロードダンプ保護
   回路において、供給電圧パッド、調整出力電圧パッド、
   前記調整出力電圧パッドにおける電圧を所定の電圧に制
   御する為に前記供給電圧パッドと前記調整出力電圧パッ
   ドとの間に接続されている電圧調整器出力ドライバトラ
   ンジスタ、前記所定の電圧と等しい基準電圧を発生する
   手段、前記所定の電圧を前記基準電圧と同一のレベルに
   維持する為に前記基準電圧発生手段と前記調整電圧出力
   パッドとの間に接続されている比較器手段、予め選択し
   た電圧を越える供給電圧を検知し且つそれに応答して前
   記電圧調整器出力ドライバトランジスタをターンオフさ
   せる為に前記供給電圧パッドと前記電圧調整器出力ドラ
   イバトランジスタとの間に接続した検知手段、を有する
   ことを特徴とする保護回路。 １５、特許請求の範囲第１４項において、前記供給電圧
   パッドと前記電圧調整器出力ドライバトランジスタとの
   間に接続されているポリシリコン抵抗を有することを特
   徴とする保護回路。 １６、特許請求の範囲第１５項において、前記ポリシリ
   コン抵抗の値は約１００オームであることを特徴とする
   保護回路。 １７、特許請求の範囲第１４項において、前記電圧調整
   器出力ドライバトランジスタは、半導体基板内に形成さ
   れるタイプのものであり、且つソース、ドレイン及びゲ
   ート電極を有しており、且つ前記ソース電極は前記供給
   電圧パッドからの電圧信号を受け取るべく接続されてお
   り、前記ドレイン電極は前記調整電圧出力パッドへ接続
   されており且つ前記ゲート電極は前記検知手段からの出
   力信号を受け取るべく接続されており、前記電圧調整器
   出力ドライバトランジスタはそのソース電極とドレイン
   電極との間及びそのソース電極と半導体基板との間にお
   いて前記予め選択した電圧を越えるブレークダウン電圧
   に耐えるべく構成されていることを特徴とする保護回路
   。 １８、特許請求の範囲第１７項において、前記検知手段
   が、前記供給電圧パッドと前記電圧調整器出力ドライバ
   トランジスタのゲート電極との間に接続されたスイッチ
   と、前記供給電圧パッドにおける電圧が前記予め選択し
   た電圧を越える場合にラッチ出力が前記スイッチを閉成
   させる様に前記供給電圧パッドに接続した入力端と前記
   スイッチへ接続した出力端とを持ったロードダンプ検知
   ラッチとを有することを特徴とする保護回路。 １９、特許請求の範囲第１８項において、前記スイッチ
   が、ＭＯＳスイッチングトランジスタを有しており、該
   スイッチングトランジスタはそのソースを前記供給電圧
   パッドへ接続しており、そのドレインを前記電圧調整器
   出力ドライバトランジスタのゲートへ接続しており、且
   つそのゲートを前記ラッチ出力を受け取るべく接続して
   おり、従って前記スイッチングトランジスタは前記ラッ
   チ出力が前記予め選択した電圧を越える場合にターンオ
   ンすることを特徴とする保護回路。 ２０、特許請求の範囲第１９項において、前記ロードダ
   ンプ検知ラッチが、前記供給電圧パッドとラッチ出力を
   それに供給すべく前記スイッチングトランジスタのゲー
   トへ接続されている第１ノードとの間に接続されている
   第１抵抗手段と、ドレインを前記第１ノードへ接続して
   おりソースを接地へ接続しておりゲートを第２ノードへ
   接続している第１ＭＯＳラッチトランジスタと、ドレイ
   ンを前記供給電圧パッドへ接続しておりソースを前記第
   ２ノードへ接続しておりゲートを前記第１ノードへ接続
   している第２ＭＯＳラッチトランジスタと、前記第２ノ
   ードと接地との間に接続されている第２抵抗手段とを有
   することを特徴とする保護回路。 ２１、操作回路の供給電圧パッドへ印加される供給電圧
   で予め選択した電圧レベルを越える電圧が前記操作回路
   を損傷することを防止し且つ前記操作回路の出力に現れ
   ることを防止することを確保する為の電源ロードダンプ
   保護回路において、（ａ）前記操作回路の残部への供給
   電流を制限するために前記供給電圧パッドと前記操作回
   路の残部との間に接続された抵抗手段、 （ｂ）前記操作回路の出力に前記過剰な供給電圧が現れ
   ることを防止する手段、とを有しており、前記防止する
   手段が、 （ｉ）ソースとドレインとゲートとを持ったタイプでソ
   ースが前記供給電圧パッドへ接続されておりゲートが前
   記操作回路からの出力信号を受け取るべく接続されてお
   りドレインが前記出力パッドへ接続されているＭＯＳ出
   力プルアップトランジスタ、 （ｉｉ）前記ソースと前記出力ドライバトランジスタの
   ゲートとの間に接続されており且つ前記過剰な供給電圧
   に応答して前記出力ドライバトランジスタをターンオフ
   させるロードダンプ検知手段、 （ｉｉｉ）前記出力プルアップトランジスタのゲートと
   前記操作回路との間に接続されている抵抗、尚前記ロー
   ドダンプ検知手段は前記抵抗の一端と前記ＭＯＳ出力プ
   ルアップトランジスタのゲートとの間に接続されており
   、 （ｉｖ）ソースとドレインとゲートとを持ったタイプで
   そのゲートが前記操作回路からの出力信号を受け取るべ
   く接続されておりそのソースが接地接続されておりその
   ドレインが前記抵抗の第２端と前記操作回路との間に接
   続されている出力プルダウントランジスタ、 を有することを特徴とする保護回路。 ２２、Ｐ導電型基板内にＭＯＳトランジスタを形成する
   方法において、 Ｎ導電型のウェル領域とフィールド酸化物領域を形成し
   、 フィールド酸化物の存在しない選択した区域内に約７０
   ０Åの厚さのゲート酸化物層を成長させ、前記７００Å
   の厚さのゲート酸化物層の一部を除去し、 約４００Åの厚さの第２ゲート酸化物層を成長させて、
   前記７００Åのゲート酸化物から除去し部分内において
   ４００Åのゲート酸化物とし且つ前記７００Åのゲート
   酸化物の残存する部分において約１，０００Åのゲート
   酸化物とさせる、上記各ステップを有することを特徴と
   する方法。