JPH0195565A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0195565A JPH0195565A JP62252975A JP25297587A JPH0195565A JP H0195565 A JPH0195565 A JP H0195565A JP 62252975 A JP62252975 A JP 62252975A JP 25297587 A JP25297587 A JP 25297587A JP H0195565 A JPH0195565 A JP H0195565A
- Authority
- JP
- Japan
- Prior art keywords
- characteristic
- balanced amplifier
- semiconductor device
- effect transistors
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し特にＧａ Ａｓ ＦＥＴに関
するものである。
するものである。
従来の技術としては、例えば第４図（、）〜（Ｃ）に示
す半導体装置がある。
す半導体装置がある。
図において、ガリウムヒ素（以下、ＧａＡＳと称ス）基
板上には、トランジスタ素子のソース電極１、ゲート電
極２．ドレイン電極３が配設されている。
板上には、トランジスタ素子のソース電極１、ゲート電
極２．ドレイン電極３が配設されている。
仁のような構成により、既知のＧａＡｓＦＥＴとして機
能する。
能する。
次に従来の装置によシ第５図に示すようなバランス型増
幅器を構成する場合について説明する。
幅器を構成する場合について説明する。
通常は、ＤＣ、ＲＦ特性の揃った素子を２ヶ選択してバ
ランス型増幅器を構成するが、１チツプにより構成した
例を第７図（ａ） 、 （ｂ）に示す。この例は、第４
図伽）”を用いて、構成したものである。
ランス型増幅器を構成するが、１チツプにより構成した
例を第７図（ａ） 、 （ｂ）に示す。この例は、第４
図伽）”を用いて、構成したものである。
図において、７は入力１ｌ１１信号伝送線路、８は出力
側信号伝送線路である。
側信号伝送線路である。
（ａ）図の回路では、第５図に示す一般的な使い方の等
何回路に比較すると、ゲート当りの出力電力は１：４と
なる。これは第６図の回路では、ゲートに対して４本の
並列動作が可能であり、各ＦＥＴの出力電力は各々同等
であるためである。
何回路に比較すると、ゲート当りの出力電力は１：４と
なる。これは第６図の回路では、ゲートに対して４本の
並列動作が可能であり、各ＦＥＴの出力電力は各々同等
であるためである。
また、第７図ら）の回路では、各ＦＥＴの片側のソース
電極を共通として構成するため、ＦＥＴ間のセパレーシ
ョン特性が劣っていた。
電極を共通として構成するため、ＦＥＴ間のセパレーシ
ョン特性が劣っていた。
このように従来の装置では、バランス型増幅器を構成す
る場合、ＤＣ，ＲＦ特性の揃った素子を２ヶ選択する必
要があシ、チップサイズ増大による収率の低下、素子設
定のための作業増大等の問題があった。
る場合、ＤＣ，ＲＦ特性の揃った素子を２ヶ選択する必
要があシ、チップサイズ増大による収率の低下、素子設
定のための作業増大等の問題があった。
たとえ、第４図６）のチップを第７図のように１チツプ
で構成したとしても、飽和出力電力の低下（１１７図（
ａ））、ＦＥＴ間のセパレーション特性ノ劣化（第７図
ら）〕という問題点があった。
で構成したとしても、飽和出力電力の低下（１１７図（
ａ））、ＦＥＴ間のセパレーション特性ノ劣化（第７図
ら）〕という問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、素子の収率を向上し且つＲＦ特性を大幅に低下
することなくバランス型増幅器として使用できる半導体
装置を得ることを目的とする。
もので、素子の収率を向上し且つＲＦ特性を大幅に低下
することなくバランス型増幅器として使用できる半導体
装置を得ることを目的とする。
本発明は半導体基板上にＧａ Ａｓ ＦＥＴを２つ設け
たものである。
たものである。
〔作 用〕
本発明は同一基板上に２つのＧａ Ａｌｌ ＦＥＴを構
成したので、テップサイズも比較的小さく、且つＤＣ，
ＲＦ特性も劣ることなくバランス型増幅器が構成できる
。
成したので、テップサイズも比較的小さく、且つＤＣ，
ＲＦ特性も劣ることなくバランス型増幅器が構成できる
。
以下、本発明の一実施例を第１図（、）〜（ｃ）につい
て説明する。
て説明する。
図において、第４図と同−又は相当する部分には同符号
を付し、その説明を省略する。
を付し、その説明を省略する。
（ａ）図は、第４図（、）のチップを２つ合成したもの
であり、（ｂ）図および（ｅ）図は各々第４図（ｂ）
、 （ｃ）のチップを中心から各電極を分離した構成と
なっている。
であり、（ｂ）図および（ｅ）図は各々第４図（ｂ）
、 （ｃ）のチップを中心から各電極を分離した構成と
なっている。
このような構成により、（、）〜（ｃ）図の各テップは
Ｇａ Ａｌｌ ＦＥＴとして機能する。チップサイズ面
では、第２図（ａ）、ら）に第４図（ａ）及び第１図（
ａ）のその模式図を示すように、（ａ）図の場合は幅ｔ
１は（２ａ＋ｂ）であ５、（ｂ）図の場合は幅ｔ２は（
３ｍ＋２ｂ）となシ２テップ使用した場合の幅２Ｌｘ
＝ （４ａ ＋２ｂ）に比べて、第１図（、）では合成
部で約１０％程度の縮少が可能となることがわかる。ま
た、第１図（ｂ） 、 （ｃ）図のＰＥＴでは、従来の
ＦＥＴに比べ電極のセルサイズは半分であるが、チップ
サイズとしては１０〜２０％の増加に押えることができ
る。
Ｇａ Ａｌｌ ＦＥＴとして機能する。チップサイズ面
では、第２図（ａ）、ら）に第４図（ａ）及び第１図（
ａ）のその模式図を示すように、（ａ）図の場合は幅ｔ
１は（２ａ＋ｂ）であ５、（ｂ）図の場合は幅ｔ２は（
３ｍ＋２ｂ）となシ２テップ使用した場合の幅２Ｌｘ
＝ （４ａ ＋２ｂ）に比べて、第１図（、）では合成
部で約１０％程度の縮少が可能となることがわかる。ま
た、第１図（ｂ） 、 （ｃ）図のＰＥＴでは、従来の
ＦＥＴに比べ電極のセルサイズは半分であるが、チップ
サイズとしては１０〜２０％の増加に押えることができ
る。
次に、第１図（ａ）及び（ｂ）の装置の等価回路を第３
図に示す。図に示すように、ゲート当りの出力電力は一
般的々回路と比較しても、第１図（、）の場合は同等で
あり、第１図（ｂ） 、 （ｃ）の場合は１／２となる
。
図に示す。図に示すように、ゲート当りの出力電力は一
般的々回路と比較しても、第１図（、）の場合は同等で
あり、第１図（ｂ） 、 （ｃ）の場合は１／２となる
。
このように、本実施例によれば、バランス型増幅器を構
成する際、チップサイズも小さく、且つ、飽和出力電力
、ＲＦ特性等も大幅に減少することがない。
成する際、チップサイズも小さく、且つ、飽和出力電力
、ＲＦ特性等も大幅に減少することがない。
以上のように、本発明によれば１つの基板上に２つのＦ
ＩＴを構成したので、ＲＦ特性および素子収率を大幅に
低下することなく、バランス型増幅器として用いる仁と
ができるという効果がある。
ＩＴを構成したので、ＲＦ特性および素子収率を大幅に
低下することなく、バランス型増幅器として用いる仁と
ができるという効果がある。
第１図（、）〜（ｃ）は本発明の一実施例を示す平面図
、〜（ｃ）は従来例の平面図、第５図はバランス型増幅
１・・・Φソース、２１１・拳・ゲート、３・・・・ド
レイン。
、〜（ｃ）は従来例の平面図、第５図はバランス型増幅
１・・・Φソース、２１１・拳・ゲート、３・・・・ド
レイン。
Claims (1)
- 【特許請求の範囲】 ガリウムヒ素基板上に電界効果トランジスタを構成し
た半導体装置において、 前記電界効果トランジスタを２つ設けたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252975A JPH0195565A (ja) | 1987-10-07 | 1987-10-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252975A JPH0195565A (ja) | 1987-10-07 | 1987-10-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0195565A true JPH0195565A (ja) | 1989-04-13 |
Family
ID=17244756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252975A Pending JPH0195565A (ja) | 1987-10-07 | 1987-10-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0195565A (ja) |
-
1987
- 1987-10-07 JP JP62252975A patent/JPH0195565A/ja active Pending
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