JPH0436112Y2 - - Google Patents

Info

Publication number
JPH0436112Y2
JPH0436112Y2 JP1986052405U JP5240586U JPH0436112Y2 JP H0436112 Y2 JPH0436112 Y2 JP H0436112Y2 JP 1986052405 U JP1986052405 U JP 1986052405U JP 5240586 U JP5240586 U JP 5240586U JP H0436112 Y2 JPH0436112 Y2 JP H0436112Y2
Authority
JP
Japan
Prior art keywords
metal film
fet
package
effect transistor
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP1986052405U
Other languages
English (en)
Other versions
JPS62163944U (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP1986052405U priority Critical patent/JPH0436112Y2/ja
Publication of JPS62163944U publication Critical patent/JPS62163944U/ja
Application granted granted Critical
Publication of JPH0436112Y2 publication Critical patent/JPH0436112Y2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
    • H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/934—Cross-sectional shape, i.e. in side view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)
  • Amplifiers (AREA)

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は半導体装置に関し、特に高周波領域で
使用される電界効果トランジスタ（以下FETと
いう）の内部整合回路に関するものである。
〔従来の技術〕
従来、高周波用のFETに用いられる出力用整
合回路は、FETの外に集中定数あるいはマイク
ロストリツプラインとして、パツケージ出力端子
と出力伝送路との間に接続されるのが一般的であ
つた。
〔考案が解決しようとする問題点〕
一般に高周波用FETのパツケージ出力端子か
ら見た出力インピーダンスは伝送線路の特性イン
ピーダンスに対して小さい為、整合回路により大
きなインピーダンスに変換を行う必要がある。こ
のため、特に高帯域アンプを実現する上では多く
の回路部品を必要とする。
又、高周波用FETのソース電極とパツケージ
のソース端子間は、高周波動作用に底インダクタ
ンス化のため、多数本のボンデイングワイヤーで
接続する必要があるが、高周波用FETのソース
電極面積はその構造上限られる為、低インダクタ
ンス化に十分な多数本のボンデイングワイヤーを
接続することが不可能であつた。更に高密度にボ
ンデイングを行う為、製造上の歩留低下の原因と
なつていた。
〔問題点を解決するための手段〕
本考案では出力整合回路の第１段目の並列接続
容量を、半導体基板、酸化膜及び金属膜による
MOS容量としてFETと同一基板内に形成してい
る。
本考案の半導体装置は、電界効果トランジスタ
と、この電界効果トランジスタと同一半導体基板
上に形成された酸化膜と金属膜とからなるMOS
容量とを有し、電界効果トランジスタのソース電
極が金属膜に接続され、金属膜とパツケージの端
子とがボンデイングワイヤーで接続されたことを
特徴とする。
〔実施例〕
次に本考案について図面を参照して説明する。
第１図ａ及び第１図ｂは本考案の一実施例の平
面図及び断面図である。ドレインとなる半導体基
板８の表面上に形成された酸化膜４と金属膜１お
よび半導体基板８とによりMOS容量を形成して
いる。金属膜１はソース電極２として直接FET
上に延びバツクゲート領域６内に形成されたソー
ス拡散層５と接続している。ゲート電極３が酸化
膜上に設けられており、半導体基板８の裏面には
ドレイン電極７が設けられている。
第２図は、パツケージ実装時の一実施例であ
る。FETのソースに接続した金属膜１は、ボン
デイングワイヤ１１により、パツケージ９のソー
ス端子１０に接続され、裏面電極７はパツケージ
のドレイン端子１２に接続されている。
第３図は本考案の一実施例のFETを実装した
回路実施例の等価回路であり、破線１３で囲んだ
部分がMOS容量２０を同一基板上に有するFET
２１とからなる本考案の一実施例の等価回路であ
る。
従来、パツケージ外部に接続された第１段目並
列容量がFETと同一基板上に形成されているこ
とを示す。
〔考案の効果〕
以上説明したように本考案は、FETと同一基
板内にドレイン、ソース間と並列のMOS容量を
形成し、内部整合回路用並列容量とすることによ
り、広帯域アンプの設計を行う上で、外付け部品
点数の低減が可能となる。さらに、パツケージの
ソース電極との接続は、面積の広い内部整合回路
用のMOS容量金属膜を用いることが出来る為、
ボンデイングが容易となり歩留向上の効果があ
る。
【図面の簡単な説明】
第１図ａは本考案の一実施例の平面図、第１図
ｂは第１図ａの断面図、第２図は本考案の一実施
例のFETのパツケージ実装時の側面図、第３図
は本考案の一実施例のFETの回路実装例の等価
回路図である。 １……金属膜、２……ソース電極、３……ゲー
ト電極、４……酸化膜、５……ソース拡散層、６
……バツクゲート領域、７……ドレイン電極、８
……半導体基板、９……パツケージ、１０……パ
ツケージのソース端子、１１……ボンデイングワ
イヤー、１２……パツケージのドレイン端子、１
３……本考案の一実施例のMOS容量を有する
FETの等価回路、１４……整合回路入力端子、
１５……整合回路出力端子、１６……ゲート直流
バイアス回路、１７……直流バイアス回路、１８
……整合用インダクタンス、１９……整合用容
量、２０……FETと同一基板上に形成したMOS
容量、２１……FET。

Claims (1)

    【実用新案登録請求の範囲】
  1. 電界効果トランジスタと、該電界効果トランジ
    スタと同一半導体基板上に形成された酸化膜と金
    属膜とからなるMOS容量とを有し、前記電界効
    果トランジスタのソース電極が前記金属膜に接続
    され、該金属膜とパツケージの端子とがボンデイ
    ングワイヤーで接続されたことを特徴とする半導
    体装置。
JP1986052405U 1986-04-07 1986-04-07 Expired JPH0436112Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1986052405U JPH0436112Y2 (ja) 1986-04-07 1986-04-07

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1986052405U JPH0436112Y2 (ja) 1986-04-07 1986-04-07

Publications (2)

Publication Number Publication Date
JPS62163944U JPS62163944U (ja) 1987-10-17
JPH0436112Y2 true JPH0436112Y2 (ja) 1992-08-26

Family

ID=30877546

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1986052405U Expired JPH0436112Y2 (ja) 1986-04-07 1986-04-07

Country Status (1)

Country Link
JP (1) JPH0436112Y2 (ja)

Also Published As

Publication number Publication date
JPS62163944U (ja) 1987-10-17

Similar Documents

Publication Publication Date Title
JP3036233B2 (ja) 半導体装置およびその製造方法
JP2833522B2 (ja) 半導体装置
JPH06125208A (ja) マイクロ波集積回路およびその製造方法
US4992764A (en) High-power FET circuit
JPS5884510A (ja) Ｆｅｔ装置を用いたｒｆ増巾回路
JPH0436112Y2 (ja)
JPH05335487A (ja) 伝送回路素子
JP2567976B2 (ja) 高周波低雑音半導体装置
JPS6255721B2 (ja)
JPS61172376A (ja) 半導体装置
JP3196752B2 (ja) 半導体集積回路装置とその製造方法
JPH0239573A (ja) ゲートバイアホール型半導体素子
JPS6350106A (ja) 高周波半導体装置
JPS6364081B2 (ja)
JPH054281Y2 (ja)
JPH09232334A (ja) 化合物半導体装置
JPH02140969A (ja) 半導体集積回路装置
JPH0416437Y2 (ja)
JP2601952B2 (ja) 高周波半導体装置
JPS5832270Y2 (ja) 電界効果型トランジスタ
JPS63229725A (ja) 半導体装置
JPH0817291B2 (ja) マイクロ波回路
JPH0363315B2 (ja)
JPH04159732A (ja) 電界効果トランジスタ
JPS6332954A (ja) 半導体装置