JPH0196041U - - Google Patents
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- Publication number
- JPH0196041U JPH0196041U JP18970087U JP18970087U JPH0196041U JP H0196041 U JPH0196041 U JP H0196041U JP 18970087 U JP18970087 U JP 18970087U JP 18970087 U JP18970087 U JP 18970087U JP H0196041 U JPH0196041 U JP H0196041U
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- JP
- Japan
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Links
- 238000005259 measurement Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
第１図は本考案に係るテスト装置の一実施例を
示す図、第２図は第１図装置の動作フローとメモ
リの内容を示す図、第３図と第４図は従来例を示
す図である。 １…システムコントローラ、２…ラツチ回路、
３…マルチプレクサ、４…メモリ、５…タイミン
グ回路、１０，２０…モジユールコントローラ。
示す図、第２図は第１図装置の動作フローとメモ
リの内容を示す図、第３図と第４図は従来例を示
す図である。 １…システムコントローラ、２…ラツチ回路、
３…マルチプレクサ、４…メモリ、５…タイミン
グ回路、１０，２０…モジユールコントローラ。
Claims (1)
- 【実用新案登録請求の範囲】 システムコントローラと、 ＤＵＴへ各種の信号を送受信する複数個の計測
モジユールと、 システムコントローラから出力されるシーケン
ス番号（後述するメモリに予め格納されている設
定データテーブルの上位アドレスに相当する番号
）を格納するラツチ回路２と、設定タイミング信
号を出力するタイミング回路と、制御対象の計測
モジユールに所定の動作を行わしめる一連の設定
データからなる設定データテーブルが複数個予め
格納され前記ラツチ回路の出力を上位アドレスと
しタイミング回路の出力信号を下位アドレスとし
その内容が読みだされるメモリと、で構成される
複数個のモジユールコントローラと、 を備えたテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18970087U JPH0196041U (ja) | 1987-12-14 | 1987-12-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18970087U JPH0196041U (ja) | 1987-12-14 | 1987-12-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0196041U true JPH0196041U (ja) | 1989-06-26 |
Family
ID=31480716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18970087U Pending JPH0196041U (ja) | 1987-12-14 | 1987-12-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0196041U (ja) |
-
1987
- 1987-12-14 JP JP18970087U patent/JPH0196041U/ja active Pending
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