JPH0196689A - 画像表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　　　　　　　　　（第５．６図）発明が解
決しようとする問題点 問題点を解決するための手段　（第１図）作用 実施例 本発明の一実施例　　　　　（第２〜４図）発明の効果 Ｃｅ　　要〕 画像表示制御装置に関し、 Ｄ／Ａ変換回路を構成する抵抗ラダやスイッチの個数を
増大させることなく、所望の多階調発色の得られる画像
表示制御装置を提供することを目的とし、 コード化されたｎビットのＲ，Ｇ、Ｂ輝度信号に基づい
てＲ，Ｇ、Ｂ各色毎に設けられた複数の信号線の１つを
選択し、所定の信号線が選択されている間、該選択され
た信号線に対応する電圧を発生する画像表示制御装置に
おいて、前記ｎビットの輝度信号の上位ｍビットをデコ
ードする第１のデコーダと、該第１のデコーダのデコー
ド結果に基づいて多段階の時間の１つを選択する第１の
選択手段と、前記ｎビットの輝度信号の下位ｎ　−ｍビ
ットをテコ−下する第２のデコーダと、該第１の選択手
段により選択された時間の間、該第２・のデコーダのデ
コード結果に基づいて前記複数の信号線の１つを選択す
る第２の選択手段と、により構成する。

〔産業上の利用分野〕

本発明は、画像表示制御装置、いわゆるＣＲＴコントロ
ーラに関し、特に、微妙なカラー中間色を多彩に発色し
、実感表示効果を高めた多階調表示の画像表示制御装置
に関する。

近時、コンピュータ内で図形や画像を生成するいわゆる
コンピュータグラフィックス番よ、画像処理技術をはじ
めとした高度な各種アルゴリズムの開発や、メモリ等の
大容量化、低価格化などによ・ってより高機能化し、こ
のため、コンピュータの処理結果を出力する画像出力機
器には微妙なカラー中間調を表示できるものが要求され
ている。特にミニ業用デザインや医療用モニターに用い
られる表示装置には、より実景に近い、いわば写真のよ
うな画面を生成できる実感表示に優れた画像表示制御装
置が要求されている。

〔従来の技術〕

従来のこの種の多階調カラー発色が得られる画像表示制
御装置としては、例えば、第５図に示すようなものがあ
る。

第５図において、画像表示制御装置１には１．図示しな
いデコーダから各４ビツトの色データＲ０Ｇ、Ｂが入力
されており、これらの色データＲ０Ｇ、Ｂは、コンピュ
ータ等の画像処理装置で生成された各色毎のｎビットデ
ジタル輝度信号をデコードし、ｎビットで表現される１
０進表記の複数の信号線（本例では４本）のうちの１つ
を選択して〔Ｈ〕レベルとしたものである。すなわち、
輝度信号のビット数がｎ＝２であれば、信号線は本例の
ように４本設けられる。

４本の信号線で入力された色データＲ，Ｇ、Ｂは、それ
ぞれラッチ２．３．４のＤ端子に印加され、クロック信
号ＣＬＫの立下がりタイミングでこれらのラッチ２．３
．４内部に取り込まれてラッチされる。ラッチ２．３．
４の各Ｑ端子からのラッチデータは、それぞれＤ／Ａ変
換回路５．６．７の■端子に印加され、ラッチデータ（
すなわち、色データ）に応じた大きさのアナログ電圧（
Ｒ。

Ｇ、Ｂ出力）が０端子から出力される。

第６図は、Ｄ／Ａ変換回路５．６．７の具体的な一例を
示す図であり、色データ（Ｒ）に基づいて所定アナログ
電圧値のＲ出力が取り出されるＤ／Ａ変換回路５を代表
として・示した図である。

Ｄ／Ａ変換回路５は抵抗ラダ８と、複数のスイッチ８１
〜Ｓ４と、を有し、抵抗ラダ８は高レベル電位（Ｖａ）
と低レベル電位（Ｖｂ：但し、本例ではＶｂ＝ＧＮＤ）
との間に多数の抵抗Ｒ３〜Ｒ２を直列に接続している。

スイッチ８１〜Ｓ４は抵抗ラダ８の各抵抗の接続点とＯ
端子との間に介装されるとともに、このスイッチ８１〜
Ｓ４のそれぞれにはスイッチの開閉を促す信号として■
端子に入力された色データ（Ｒ）の各信号線が接続され
ている。

例えば、色データ（Ｒ）の４本の信号線のうち、図中Ａ
で示す線が（Ｈ）レベルならば、スイッチＳ１がＯＮＬ
、高レベル電位Ｖａに近い側の抵抗の接続点から取り出
された最大値のアナログ電圧が０端子から出力される。

また、図中Ｂで示す線が（Ｈ）レベルならば、スイッチ
Ｓ４がＯＮＬ、、低レベル電位ｖｂに近い側の抵抗の接
続点から取り出された最小値のアナログ電圧が０端子か
ら出力される。すなわち、画像処理装置で生成されたｎ
ビットの輝度信号をデコードした結果、複数本（本例の
場合４本）の信号線のうちの１つが〔Ｈ〕レベルとなっ
て選択されると、選択された信号線を含む４本の信号線
によって伝達された色データ（Ｒ）弓より、スイッチ５
ｌ−３４の何れか１つがＯＮＬ、高レベル電位Ｖａと低
レベル電位ｖｂ間とを抵抗Ｒ３〜Ｒ２で分圧した電圧の
１つが０端子から出力される。したがって、輝度信号の
ビット数をｎ＝２とした場合、Ｄ／Ａ変換回路５からは
２ｎ＝４種の異なった電圧の１つが出力される。この電
圧は、Ｒ出力、Ｇ出力、Ｂ出力毎に図示しないＣＲＴの
例えばＲコントロールグリッド、Ｇコントロールグリッ
ド、Ｂコントロールグリッドにそれぞれ印加され、電子
ビームの強度を操作して、ＣＲＴ管面上のＲ，Ｇ、Ｂ各
ドツトをアナログ電圧に応じた輝度で発色させる。

ここで、Ｒ，Ｇ、Ｂ各ドツトは、前述のＲ出力、Ｇ出力
、Ｂ出力のそれぞれが２″種の電圧を有していることか
ら、２１１種の輝度で発色し、その結果、これら各ドツ
トの発色合成で得られる表示色は、（２”　）　３種の
多階調色（本例の場合、ｎ＝２であるから４”＝６４階
調色）となる。このように、輝度信号のビット数ｎを、
例えば、ｎ＝４とすれば４０９６色の多階調色が得られ
、さらに、ｎ＝８とすれば、約１６　Ｘ　１０’色の多
階調色が得られることとなり、近時の実感表示に優れた
表示装置の要求に応えることができる。

〔発明が解決しようとする問題点〕

しかしながら、このような従来の画像表示制御装置にあ
っては輝度信号のビット数ｎに応じて２′１の多数の電
圧を準備し、輝度信号の内容に基づいてこれら電圧の１
つを選択してＲ，Ｇ、Ｂそれぞれのアナログ電圧として
出力するといった構成になっていたため、 例えば、実感表示を向上させようとしてビット数ｎを増
大させると、抵抗ラダ８の抵抗数が指数倍に増加すると
ともに、さらに、スイッチＳＩ〜Ｓ４の個数も指数倍に
増加してしまう。すなわち、実感表示の向上を意図する
と、必然的にＤ／Ａ変換回路５．６．７の回路規模を大
きくせざるを得ないといった問題点があった。

このことは、前記ラッチ２〜４およびＤ／Ａ変換回路５
〜７などをワンチップ化して部品点数の削減を図ろうと
した場合、チップサイズの大型化を招き好ましくない。

本発明は、このような問題点に鑑みてなされたもので、
Ｄ／Ａ変換回路を構成する抵抗ラダやスイッチの個数を
増大させることなく、所望の多階調発色の得られる画像
表示制御装置を提供することを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の画像表示制御装置の原理ブロック図を
示す。

第１図において、コード化されたｎビットのＲｏＧ、Ｂ
輝度信号に基づいてＲ，Ｇ、Ｂ各色毎に設。

けられた複数の信号線の１つを選択し、所定の信号線が
選択されている間、該選択された信号線に対応する電圧
を発生する画像表示制御装置において、前記ｎビットの
輝度信号の上位ｍビットをデコードする第１のデコーダ
１と、該第１のデコーダｌのデコード結果に基づいて多
段階の時間の１つを選択する第１の選択手段２と、前記
ｎビットの輝度信号の下位ｎ−ｍビットをデコードする
第２のデコーダ３と、該第１の選択手段２により選択さ
れた時間の藺、該第２のデコーダ３のデコード結果に基
づいて前記複数の信号線の１つを選択する第２の選択手
段４と、により構成されている。

〔作　用〕

本発明では、ｎビットの輝度信号の上位ｍビットに基づ
いて多段階の時間の１つが選択され、該選択された時間
の間、輝度信号の下位ｎ−ｍビットに基づいて複数のア
ナログ電圧の１つが選択される。

すなわち、信号線の選択は輝度信号の下位ｎ−ｍビット
で行われ、また、信号線の選択されている時間は輝度信
号の上位ｍビットで決定される。

これにより、ＣＲＴ画面上のＲ，Ｇ、Ｂ各ドツトの発色
強度が輝度信号の下位ｎ−ｍビットで操作され、その発
光時間は輝度信号の上記ｍビットで制御されることとな
る。したがって、オペレータには、ドツトの発光強度と
発光時間の相乗したものが実際の発光強度として認識さ
れ、その結果、Ｄ／Ａ変換回路を構成する抵抗ラグやス
イッチの個数がｎ−ｍ個で済み、これらの個数増を招く
ことなく、輝度信号のビット数ｎを容易に増加させるこ
とができ、実感表示効果を高めることができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第２〜４図は本発明に係る画像表示制御装置の一実施例
を示す図である。なお、第２〜４図は、Ｒ，Ｇ、８３色
のうち、赤（Ｒ）の回路を一例として示す図であり、他
の緑（Ｇ）や青（Ｂ）の回路については、赤（Ｒ）の回
路とほぼ同一なので説明を省略する。

第２図において、１０はランチである。ラッチ１０は後
述のパルス発生回路２０により生成されたクロック信号
ＣＫ２の立下がりエツジで輝度信号Ｓ。

を取り込みラッチする。この輝度信号Ｓ、は図外の画像
処理装置で生成されたものであり、所定のアルゴリズム
に基づいて例えば、カラー原画を色分解した３元色のう
ちの１つの色データの輝度情報をｎビット（本実施例で
はｎ＝４ビツト）のパラレルデータとして送られてきた
ものである。すなわち、重み付けされたｎビットのＬＳ
Ｂ側は低輝度を表し、ＭＳＢ側は高輝度を表している。

したがって、ｎビットの全てが（Ｈ）レベルのときは、
例えば、赤色の輝度が最大を示し、一方、ｎビットの全
てが（Ｌ）レベルのときは、発色しない黒レベルを示し
ている。

ラッチｌＯからのｎビットの輝度信号Ｓｌｌは０Ｒ１１
に入力されるとともに、下位ｎ−ｍビット（本実施例で
はｎ　−ｍ　＝　２ビツト）がデコーダ（第１のデコー
ダ）１２に入力され、また、上位ｍビット（本実施例で
はｍｍ２ビツト）がデコーダ（第２のデコーダ）１３に
入力される。デコーダ１２およびデコーダ１３はそれぞ
れ入力されたピントデータをデコードし、それぞれ複数
の信号線の１つを〔Ｈ〕レベルにして選択する。このこ
とを具体的に説明すると、デコーダ１２は下位２ビツト
の入力データをデコードして２を本の信号線の１つを選
択し、選択した信号線を介して（）Ｉ　）レベルを出力
する。また、デコーダ１３は上位２ビツトの入力データ
をデコードして２２−１本の信号線の１つを選択し、選
択した信号線を介して（Ｈ３レベルを出力する。

上記信号線はデコーダ１２．１３とラッチ１４．１５の
間に布設されており、デコーダ１２．１３によってそれ
ぞれ１つの信号線が選択されると、選択された信号線を
介してラッチ１４．１５のそれぞれの入力端子り、〜Ｄ
、の１つに〔Ｈ〕レベルが加えられる。

ラッチ１４は、後述のパルス発生回路２０で生成された
クロック信号ＣＫＩの立下がりタイミングでデコーダ１
２からの（Ｈ）レベルを取り込みラッチする。また、ラ
ッチ１５は後述のパルス発生回路２０で生成されたクロ
ック信号ＣＫ２の立下がりタイミングでデコーダ１３か
らの（Ｈ）レベルを取り込みランチする。以下、ラッチ
１４にラッチされたデータを下位ラッチデータといい、
また、ラッチ１５にラッチされたデータを上位ラッチデ
ータという。

下位ラッチデータは、ラッチ１４の出力端子Ｑ０〜Ｑ、
に現れ、Ｑ０〜Ｑ３は３人力ＮＡＮＤ　（第２の選択手
段）１６〜１９の各入力端子の１つに接続されている。

３人力ＮＡＮＤ１６〜１９の他の１つの入力端子は前述
の０ＲＩＩの出力端子に接続されており、０Ｒ１１の４
つの入力の全てが（Ｌ）レベルのとき、すなわち、輝度
信号Ｓ、がオール（Ｌ）レベルで黒レベルを示している
とき、０ＲＩＩの出力端子の（Ｌ）レベルにより３人力
ＮＡＮＤ１６〜１９の出力端子の全てが（Ｌ）レベルに
セットされる。また、３人力ＮＡＮＤ１６〜１９の他の
１つの入力端子には、後述のパルス発生回路２０からの
パルス幅信号ＰＷＭが加えられている。上記３人力ＮＡ
ＮＤ１６〜１９は、０Ｒ１１の出力端子が（Ｈ）レベル
にあるとき、すなわち、輝度信号Ｓ、が黒レベルを示し
ていないときで、かつ、パルス幅信号ＰＷＭが（Ｈ）レ
ベルにある期間、ランチ１４のＱ、。

〜Ｑ３の何れか１つが（Ｈ）レベルになると、対応する
３人力ＮＡＮＤ１６〜１９０１つの出力端子が（Ｈ）レ
ベルになり、前述した第６図のＤ／Ａ変換回路のスイッ
チＳ、〜Ｓ４の１つをＯＮさせて所定のアナログ電圧を
出力させる。

一方、ラッチ１５にランチされた上位ランチデータは、
ラッチ１５の出力端子Ｑ０〜Ｑ２からパルス発生回路２
０に出力されている。なお、上位ランチデータのうち、
出力端子Ｑ０から出力されるものを３１１、出力端子Ｑ
ｌから出力されるものをＳ、、出力端子Ｑ２から出力さ
れるものを８２と以下それぞれ省略する。

第３図はパルス発生回路（第１の選択手段）２０の二側
を示す図である。第３図において、パルス発生回路２０
は４ビツトシフトレジスタ２１１４ビツトラツチ２２、
スイッチ素子２３〜２５、エツジ検出回路２６、フリッ
プフロップ２７を備え、４ビツトシフトレジスタ２１は
、図外の画像処理装置やあるいはＣＲＴコントローラ等
から必要に応じてリセット信号Ｒ３Ｔが入力されると、
出力端子Ｏを（Ｈ）レベルにセットして初期化する。そ
の後、外部クロックＧＫの立下がりタイミングで出力端
子０を（Ｌ）レベルにリセットするとともに、出力端子
１を（Ｈ）レベルにセットし、以降、外部クロックＣＫ
の立下がりタイミング毎に出力端子２、出力端子３を順
次セットする。そして、キャリＣが（Ｈ）レベルになる
と再度出力端子０をセットして上記動作を繰り返す。

４ピツドラフチ２２はインバータＩＮＶ、を通して反転
された反転クロックＣＫの立下がりタイミングで、上記
４ビツトシフトレジスタ２１の出力端子θ〜３の電位レ
ベルを取り込みラッチし、出力端子Ｑｏ　、Ｑ、〜Ｑ３
のそれぞれから上記４ビツトシフトレジスタ２１の出力
端子０〜３の電位レベルを出力する。出力端子Ｑ、から
出力された信号（すなわち、４ビツトシフトレジスタ２
１の出力端子Ｏの電位レベル）は、クロック信号ＣＫＩ
として前述のラッチ１４に出力されるとともに、エツジ
検出回路２６にも出力されている。エツジ検出回路２６
は、クロック信号ＣＫＩを遅延させる３段のインバータ
ＩＮＶｆｆｉ〜Ｉ　Ｎ　Ｖ　ａと、この遅延されたクロ
ック信号ＣＫＩと遅延されないクロック信号ＣＫＩとの
論理積を取ってクロック信号ＣＫＩの立上がりエツジを
検出するアンド２８と、を有し、クロック信号ＣＫＩの
立上がりエツジからインバータＩＮＶ２〜ＩＮＶ、の遅
延時間の間、アンド２８の出力を（Ｌ）レベルにしてフ
リップフロップ２７に出力する。フリップフロップ２７
は２つのアンド２９．３０をたすき掛けにして構成され
、上記エツジ検出回路２６からの（Ｌ）レベルによって
セットされる。また、フリップフロップ２７はセットさ
れている期間アンド３０の出力を（Ｌ）レベルに保持し
、この（Ｌ）レベルをＩＮＶｓを介して反転し、パルス
幅信号ＰＷＭとして前述の３人力ＮＡＮＤ１６〜１９に
出力する。

一方、フリップフロップ２７のリセット入力には、スイ
ッチ素子２３〜２５が接続されており、通常これらのス
イッチ素子２３〜２５はＯＦＦしている。これらのスイ
ッチ素子２３〜２５のＯＦＦ期間フリップフロップ２７
のリセット入力にはプルアップ抵抗Ｒ１゜を通してプラ
ス定電源ｖｃが印加され、上記セット状態を保持してい
る。以下、スイッチ素子２３〜２５のＯＦ　Ｆ、期間に
おけるプルアップ抵抗ＲＩＯによるフリップフロップ２
７のセント状態保持を非リセツト期間という。

スイッチ素子２３〜２５は、それぞれに入力された８０
〜Ｓ１が（）Ｉ）レベルになるとＯＮＬ、４ビツトラツ
チ２２の出力端子方、〜石、からの（Ｌ）レベル信号を
通過させ、上記フリップフロップ２７をリセットする。

すなわち、フリップフロップ２７はクロック信号ＣＫ１
の立上がりタイミングでセットされ、８０〜Ｓ２の何れ
か１つが（Ｈ）レベルになったとき、４ビアドラフチ２
２からの百、〜″？：ｉ３の何れかによりリセットされ
る。したがって、パルス幅信号ＰＷＭは上記フリップフ
ロップ２７がセットされている期間、（Ｈ）レベルを維
持する信号となって前記３人力ＮＡＮＤ１６〜１９に出
力される。なお、４ビツトラツチ２２の出力端子方、か
らは、クロック信号ＣＫ２が出力されるとともに、イン
バータＩＮＶ＆を介してクロック信号テマ］を反転した
クロック信号ＣＫ２が出力されている。

以下、第４図のパルス発生回路２０のタイミングチャー
トを参照しつつ本実施例の回路動作を説明する。

まず、パルス発生回路２０にリセット信号Ｒ３Ｔが入力
されると、４ビツトシフトレジスタ２１が初期化され、
外部クロックＣＫの一周期の間、出力端子０が（Ｈ）レ
ベルにセットされる。この出力端子Ｏはクロック信号Ｃ
ＫＩとして出力され（第４・図（ｂ）参照）、クロック
信号ＣＫＩの立上がりタイミングでフリップフロップ２
７がセットされてこのセット期間ＰＷＭが（Ｈ）レベル
で出力される。また、クロック信号ＣＫＩの立下りから
外部り°ロックＣＫの４周期後にクロック信号ＣＫ２が
出力され（第４図（ｃ）参照）、さらに、クロック信号
ＣＫＩとクロック信号ＣＫ２の間では、第４図（ｄ）〜
（ｆ）に示すように、４ビツトラツチ２２の出力Ｑ、−
Ｑ、が外部クロックＣＫの一周期分ずれて順次（Ｌ）レ
ベルを繰り返している。

次いで、輝度信号Ｓ、が入力すると、この輝度信号Ｓ、
はクロック信号ＣＫ２の立下がりタイミングでラッチ１
０にラッチされ、下位２ビツトと上記２ビツトに分けら
れてデコーダ１２．１３に加えられる０例えば、輝度信
号Ｓ、の上位２ビツトを“０”０”、下位２ビツトを′
１″“１”と仮定すると、デコーダ１２はり、を選択し
てこれを（Ｈ）レベルとし、また、デコーダ１３はＤｏ
を選択してこれを（）ｌ）レベルとする。これらのレベ
ルはラッチ１４．１５にラッチされるとともに、３人力
ＮＡＮＤ１９の入力に加えられ、また、Ｓｏとしてパル
ス発生回路２０に出力される。３人力ＮＡＮＤ１９の３
つの入力には、上記ラッチ１４からの〔Ｈ〕レベル、０
ＲＩＩ出力端子からの（Ｈ）レベルおよびフリップフロ
ップ２７がセットされたことによる（Ｈ）レベルのパル
ス幅信号ＰＷＭが印加されており、これらによって３人
力ＮＡＮＤ１９の出力が（Ｈ）レベルにセントされ、図
外のＡ／Ｄ変換器の所定のスイッチをＯＮして所定電位
のアナログ電圧をＡ／Ｄ変換器から出力させる。

一方、パルス発生回路２０に加えられたＳ、によリスイ
ッチ素子２３がＯＮＬ、４ピツドラフチ２２の出力端子
Ｑｓの電位を通過させてフリップフロップ２７をリセッ
トさせる。出力端子Ｑ、の電位は第４図（ｄ）に示すよ
うに、クロック信号ＣＫＩの立下がりタイミングで立下
がる信号であり、フリップフロップ２７はこの出力端子
酊からの電位の立下がりタイミングでリセットされる。

したがって、３人力ＮＡＮＤ１９の出力が（Ｈ）レベル
を維持している期間は、デコーダ１２のデコード結果が
ラッチ１４にラッチされてから上記フリップフロップ２
７がリセットされてパルス幅信号ＰＷＭが〔Ｌ〕レベル
に変化するまでの期間であり、これらの期間は外部クロ
ックＣＫの一周期に相当する。

すなわち、輝度信号Ｓ、の上位２ビツトが“０”“０”
ならば、外部クロックＣＫの一周期の期間、下位２ビツ
トのデコード結果に応じて３人力ＮＡＮＤ１６〜１９の
何れか１つが選択される。

また、輝度信号Ｓｌの上位２ビツトが例えば“１”θ″
　（但し、ＭＳＢが“１”）のときは、デコーダ１３の
Ｄ！が選択されて（Ｈ）レベルとなり、その結果、ラッ
チ１５からのＳｔが（）Ｉ）レベルとなってパルス発生
回路２０に出力される。これにより、パルス発生回路２
０のスイッチ素子２５がＯＮし、第４図（ｆ）に示す出
力端子Ｑ３の電位によってフリップフロップ２７がリセ
、フトされる。したがって、そのときの下位２ビツトに
よって選択された３人力ＮＡＮＤ１６〜１９の何れか１
つが、外部クロックＣＫの３周期に相当する期間選択さ
れ続ける。すなわち、この場合、上述した上記２ビツト
が“０”０”のときに比べて３倍の選択時間長となり、
この分、ＣＲＴ管面における発光時間が延長され、オペ
レータには延長された時間だけ強い発光輝度として視認
される。その結果、Ａ／Ｄ変換器からは同一のアナログ
電圧が出力されているにもかかわらず、出力時間差分の
発光輝度差があられれ、アナログ電圧の種類ｘ時間差分
の多階調表示色が得られる。

例えば、本実施例の場合、第６図のＤ／Ａ変換回路５を
用いたとするとアナログ電圧の種類が４種類となり、ま
た、時間差はＱ″１、η、鱈の３種類とプルアンプ抵抗
Ｒ１゜による非リセツト期間とを含めた４種類となる。

したがって、各色毎に４Ｘ４＝１６段階、Ｒ，Ｇ、Ｂの
３元色で１６　Ｘ　１６Ｘ　１６　＝　４０９６色の多
階調色が得られる。

従来のもので、このような４０９６色を得ようとすると
、各色毎の段階数（１６段階）と等しい１６段階のアナ
ログ電圧を必要とし、抵抗ラダを構成する抵抗やスイッ
チをアナログ電圧の段階と少なくとも同数膜けなければ
ならず、Ｄ／Ａ変換回路５の大型化を招くといった問題
点があった。

これに対し、本実施例では輝度信号Ｓｌの上位２ビツト
をデコードし、このデコード結果に基づいて多段階の時
間の１つを選択するとともに、該選択された時間の間、
下位２ビツトのデコード結果に基づいてアナログ電圧を
選択するようにしているので、アナログ電圧の種類は輝
度信号Ｓｓの下位２ビツトで表されるｌＯ進表記分（こ
の場合２２＝４）で済む。したがって、アナログ電圧の
種類と多段階の時間の積として多階調色が得られ、Ｄ／
Ａ変換回路５を大型化することなく、所望の多階調を容
易に得ることができる。例えば、輝度信号Ｓ、のビット
数ｎをｎ＝８として約１６　Ｘ　１０＃′色を得ようと
した場合、輝度信号Ｓ、を上位、下位で各々４ビツトに
分割すると、アナログ電圧の種類は２’＝１６種となり
、従来の２”＝２５６種に比して格段に少ない種類で済
む。すなわち、輝度信号Ｓ、のビット数ｎをより増大さ
せる程、必要とされるアナログ電圧の種類に顕著な差が
表れるので、得られる多階調数に比してＤ／Ａ変換回路
５を相対的に小型化することができる。

〔発明の効果〕

以上説明したように、本発明によれば、ｎビットの輝度
信号の上位ｍビットに基づいて多段階の・時間の１つを
選択し、該選択された時間の間、輝度信号の下位ｎ−ｍ
ビットに基づいて複数のアナログ電圧の１つを選択して
いる。

したがって、必要とされるアナログ電圧の種類は、輝度
信号の下位ｎ−ｍビットで表される１０進表記数分でよ
く、Ｄ／Ａ変換回路を構成する抵抗ラグやスイッチの個
数を増大させずに、輝度信号のビット数ｎを増加するこ
とができる。その結果、Ｄ／Ａ変換回路等の大型化を招
くことなく所望の多階調表示を容易に得ることができる
。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明に係る画像表示制御装置の一実施例を示
す回路図、 第３図は第２図におけるパルス発生回路の具体例を示す
その回路図、 第４図は第３図のパルス発生回路のタイミングチャート
、 第５図は従来のアナログＲ，Ｇ、Ｂ出力回路の回路図、 第６図はＤ／Ａ変換回路の回路図、 である。 １２・・・・・・デコーダ（第２のデコーダ）、１３・
・・・・・デコーダ（第１のデコーダ）、１６〜１９・
・・・・・３人力ＮＡＮＤ　（第２の選択手段）、２０
・・・・・・パルス発生回路（第１の選択手段）。

Claims (1)

1. 【特許請求の範囲】 コード化されたｎビットのＲ．Ｇ．Ｂ輝度信号に基づい
   てＲ．Ｇ．Ｂ各色毎に設けられた複数の信号線の１つを
   選択し、 所定の信号線が選択されている間、該選択された信号線
   に対応する電圧を発生する画像表示制御装置において、 前記ｎビットの輝度信号の上位ｍビットをデコードする
   第１のデコーダ（１）と、 該第１のデコーダ（１）のデコード結果に基づいて多段
   階の時間の１つを選択する第１の選択手段（２）と、 前記ｎビットの輝度信号の下位ｎ−ｍビットをデコード
   する第２のデコーダ（３）と、 該第１の選択手段（２）により選択された時間の間、該
   第２のデコーダ（３）のデコード結果に基づいて前記複
   数の信号線の１つを選択する第２の選択手段（４）と、 を備えたことを特徴とする画像表示制御装置。