JPH0196693A - 表示制御装置 - Google Patents

表示制御装置

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Publication number
JPH0196693A
JPH0196693A JP62254087A JP25408787A JPH0196693A JP H0196693 A JPH0196693 A JP H0196693A JP 62254087 A JP62254087 A JP 62254087A JP 25408787 A JP25408787 A JP 25408787A JP H0196693 A JPH0196693 A JP H0196693A
Authority
JP
Japan
Prior art keywords
address
screen
video data
display area
data
Prior art date
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Pending
Application number
JP62254087A
Other languages
English (en)
Inventor
Katsumi Shirai
白井 克巳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP62254087A priority Critical patent/JPH0196693A/ja
Publication of JPH0196693A publication Critical patent/JPH0196693A/ja
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  • Controls And Circuits For Display Device (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 区」υY豆 本発明は表示υ1”IO装置に関し、特に複数の画面デ
ータを合成して表示させる表示制御装置に関する。
1兄呈I 従来、この極め表示制御装置では、ある映像の一部に他
の映像を挿入する際、CRT (Cathoderay
 Tube )等の表示画面に表示さゼる映像データを
記憶する記憶部にその挿入後の合成映像のデータを記憶
させておき、そのデータを読出して合成画面として表示
させるという方式を用いていた。
この場合、挿入する領域に対応する記憶部のアドレスに
挿入する映像データを書込む必要があり、挿入する映像
が大きければ大ぎいほど書込むデータも多くなり、映像
データを合成する時間も多くかかり、装置全体の処理速
度を落とす原因となっていた。また、合成する前の画面
に戻す時には、挿入する領域に対応する元のデータを他
の記憶部に書込んでおき、そのデータを読出して合成す
るという処理が行われていた。
したがって、挿入位置が頻繁に移動する画面や、表示内
容が頻繁に切換ねる画面においてはデータの復込み・読
出しも頻繁に行われるため、プロセッサの性能や挿入位
置の移動速度が低下するという欠点があった。
1旦立旦j 本発明の目的は、簡単でかつ高速に画面の合成、移動及
び切操えを行うことができる表示制御装置を提供するこ
とである。
発明の構成 本発明の表示制御装置は、表示手段により表示される第
1のデータの一部の代りに第2のデータを表示させる表
示制御装置であって、前記第1のデータを記憶する第1
の記憶手段と、前記第2のデータを記憶する第2の記憶
手段と、前記第1の記憶手段のアドレスを指定する第1
のアドレス指定手段と、前記第2の記憶手段のアドレス
を指定する第2のアドレス指定手段と、前記表示手段上
の前記第2のデータの表示領域を指定する表示領域指定
手段と、前記第1のアドレス指定手段のアドレス値が前
記表示領域内を示す値になったときに前記第1のデータ
の代りに前記第2のデータを前記表示領域に表示させる
表示制御手段とを有することを特徴とする。
1里1 以下、図面を用いて本発明の詳細な説明する。
第1図は、本発明による表示制御装置の一実施例を示す
系統図であ゛る。図において、本発明の一実施例による
表示制御装置は、映像データアドレス発生回路7と、映
像データ記憶部5及び6と、変換レジスタ3及び4と、
セレクタ2と、CRTlとを含んで構成されている。
また、本実施例による表示制御装置は、表示領域レジス
タ9と、映像データアドレス発生回路10と、アドレス
比較変換回路8と、フリップ70ツブ11とを含んで構
成されている。
映像データアドレス発生回路7は、映像データ記憶部5
のアドレスを指定するものである。また、映像データ記
憶部5は図示せぬCPU (中央処理装置)からの映像
データを、配憶し、映像データアドレス発生回路7から
送出されたアドレス信号13により指定されたアドレス
の映像データ55を変換レジスタ3に送出するものであ
る。変換レジスタ3は映像データ55を映像信号14に
変換し、セレクタ2に送出するものである。CRTIは
セレクタ2から送られてくる映像信号22を画面に表示
するものである。
表示領域レジスタ9は図示せぬCPUから送られてくる
画面上の表示領域を示す表示領域アドレスを指定するも
のであり、表示領域アドレス信号12を送出する。また
、映像データアドレス発生回路10は、表示領域レジス
タ9により指定される領域に表示する映像データ記憶部
6内の映像データのアドレスを図示せぬCPUの指令に
応じて指定するものであり、アドレス信号19を送出す
る。
アドレス比較変換回路8は、映像データアドレス発生回
路7からのアドレス信号13と、表示領域レジスタ9か
らの表示領域アドレス信号12とを比較し、一致を示し
たときにセット信号16を送出し、不一致°のときには
リセット信号17を送出するものである。また、同時に
アドレス比較変換回路8はアドレス信号13とアドレス
信号12とが一致を示した場合においても、映像データ
アドレス発生回路10からのアドレス信号19とアドレ
ス信号12とを比較し、表示領域アドレス信号12で指
定される領域よりアドレス信号19で指定されるデータ
量の方が大きいときにはリセット信号17を送出する。
映像データ記憶部6はアドレス比較変換回路8により指
定されたアドレス信号20の映像データ66を変換レジ
スタ4に送出するものである。変換レジスタ4は映像デ
ータ66を映像信号15に変換し、セレクタ2に送るも
のである。。
フリップ70ツブ11はセット端子Sにセット信号16
が印加されるとセット状態になり、リセット端子Rにリ
セット信号17が印加されるとリセット状態になるもの
である。またフリツプフロツプ11はセレクタ2に出力
信号18を送出し、セット状態にあるときにはセレクタ
2により映像信号15を選択し、リセット状態にあると
きには映像信号14を選択するものである。
次に第2図及び第3図を用いて本実施例の表示制御装2
の画面合成について説明する。第2図の(a>において
は第1の画面50内の領域61に第2の画面を挿入した
合成画面の例を示す。また、第2図の(b)においては
第1゛の画面50内の領域62に第3の画面を挿入した
合成画面の例を示す。
第2図の(a>及び(b)のI’l域61及び62に表
示する第1の画面及び第2の画面の夫々の映像データは
図示せぬCPUから送られて、映像データ記憶部6の夫
々異なるアドレスに記憶される。
また、第3図に映像データ記憶部6のメモリマツプを示
す。図においてはアドレス領域Xに第2の画面の映像デ
ータが記憶されており、アドレス値1fcYに第3の画
面の映像データが記憶されている。本実施例はこれらア
ドレス領域X又はYを映像データアドレス発生回路10
からのアドレス信号19により指定して読出し、表示領
域レジスタ9からのアドレス信@12で指定される領域
61又は62に表示させるものである。
つまり、図示せぬCPUにより、映像データ記憶部5に
第1の画面の映像データを、映像データ記憶部6に第2
及び第3の画面の映像データを夫々記憶させておき、第
1の画面50内のアドレスと、表示領域レジスタ9から
の表示領域アドレス信号12のアドレスとが一致を示し
たときのみフリップ70ツブ11がセットされて第1の
画面の代りに第2又は第3の画面が表示されるのである
このとき、表示領域アドレス信号12で指定される表示
領域よりアドレス信号19で指定されるデータ量の方が
大きいときには、フリップフロップ11はリセット状態
であるため、第2又は第3の画面の映像データは表示さ
れず(合成されず)、第1の画面50のまま表示される
したがって、第2図(a)の第1の画面50内の領域6
1に第2の画面を挿入したい場合には、図示せぬCPU
から表示領域レジスタ9に第1の画面50内の領域61
に対応するアドレス値を書込んでおき、映像データアド
レス発生回路6に映像データ記憶部6内のアドレス領域
Xに対応するアドレス値を書込んでおけばよい。
また、第2図(b)の第1の画面50内の領域62に第
3の画面を挿入したい場合には、図示せぬCPUから表
示領域レジスタ9に第1の画面50内の領域62に対応
するアドレス値を書込んでおき、映像データアドレス発
生回路6に映像データ記憶部6内のアドレス領域Yに対
応するアドレス値を書込んでおけばよい。
さらにまた、表示領域レジスタ9を書換えることにより
、第1の画面50内の領域61又は62を高速にかつ簡
単に移動させることができるのである。
なお、以上は、2つの画面を合成した場合について説明
したが、同様の方式により表示領域とアドレス領域を夫
々数箇所指定することにより3つ以上の画面を合成する
ことができることは明らかである。
λ貝om工 以上説明したように、本発明は、第1の画面の映像デー
タを指定するアドレスと、第2の画面の表示領域のアド
レスとを比較し、その結果に応じて第1及び第2の映像
データを切換えることにより簡単にかつ高速に画面の合
成、移動及び切換を行うことができるという効果がある
【図面の簡単な説明】
第1図は本発明の実施例による表示制御l装置の系統図
、第2図は本発明の実施例による表示制御装置の画面合
成の概略図、第3図は本発明の実施例による表示制御装
置に映像データ記憶部6のメモリマツプである。 主要部分の符号の説明 2・・・・・・セレクタ 8・・・・・・アドレス比較変換回路 9・・・・・・表示領域レジスタ

Claims (1)

    【特許請求の範囲】
  1. 表示手段により表示される第1のデータの一部の代りに
    第2のデータを表示させる表示制御装置であつて、前記
    第1のデータを記憶する第1の記憶手段と、前記第2の
    データを記憶する第2の記憶手段と、前記第1の記憶手
    段のアドレスを指定する第1のアドレス指定手段と、前
    記第2の記憶手段のアドレスを指定する第2のアドレス
    指定手段と、前記表示手段上の前記第2のデータの表示
    領域を指定する表示領域指定手段と、前記第1のアドレ
    ス指定手段のアドレス値が前記表示領域内を示す値にな
    つたときに前記第1のデータの代りに前記第2のデータ
    を前記表示領域に表示させる表示制御手段とを有するこ
    とを特徴とする表示制御装置。
JP62254087A 1987-10-08 1987-10-08 表示制御装置 Pending JPH0196693A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62254087A JPH0196693A (ja) 1987-10-08 1987-10-08 表示制御装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62254087A JPH0196693A (ja) 1987-10-08 1987-10-08 表示制御装置

Publications (1)

Publication Number Publication Date
JPH0196693A true JPH0196693A (ja) 1989-04-14

Family

ID=17260044

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62254087A Pending JPH0196693A (ja) 1987-10-08 1987-10-08 表示制御装置

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JP (1) JPH0196693A (ja)

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