JPH0196746A - キヤツシユ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサを用いたハードウェア・
システムに係り、特にマルチプロセッサ方式を取る場合
に野適なキャッシュ装置に関する。

（従来の技術） 高性能なマイクロコンピュータ・システムを構築する技
術として、複数台のマイクロプロセッサを用い、各プロ
セッサ処理を分担し並列に実行することで高いスループ
ットを得るマルチプロセッサ技術が考えられる。近年の
高性能マイクロプロセッサでは、このマルチプロセッサ
型のシステムを組み易くするために、マイクロプロセッ
サにそれを支援するための機能を持たせているものがあ
る０例えば、インテル社の３２ビツト・マイクロプロセ
ッサ８０３８６では、そのハードウェア　レファレンス
　マニュアルの第３−３０頁から第３−３３頁に示され
ているように、バス・ロック機能を持っている。この機
能により、複数のマイクロプロセッサが、システム内の
共有メモリの中にある共有データ、制御ブロックや共有
人出力デバイスを排他的に使用する際のセマフオア管理
がやり易い仕掛けを提供している。

〔発明が解決しようとする問題点〕

一方、近年のマイコン・システムでは、マイクロプロセ
ッサ自体の性能を支えるために、低速で大容量のメイン
メモリと高速で動作するプロセッサの間に高速で小容量
のキャッシュ・メモリを置く必要が生じてきている。こ
のようなキャッシュを用いたマルチプロセッサ・システ
１１では、１つのプロセッサ対応に１つの専用キャッシ
ュが存在し、その背後に共有メインメモリが置かれる形
態を取ることが多い、このような形態を取るシステムに
おいて、矛盾のないセマフオア管理を行なう場合、各プ
ロセッサに上記従来技術のバス・ロック機能があるだけ
では不十分である０例えば、プロセッサＡの専用キャッ
シュにセマフオアＸのコピーが存在し、また、プロセッ
サＢの専用キャッシュに同じくセマフオアＸのコピーが
ある場合を考える。この時、プロセッサＡとＢがテスト
・アンド・セット命令がセマフオアＸをアクセスすると
、プロセッサがたとえバス・ロック機能を使用したとし
ても、ロックするバスは各プロセッサと専用キャッシュ
間の専用バスであるために、実際には、各キャッシュ内
のセマフオアＸのコピーが同時にアクセスされ、セマフ
オアＸで管理される共有データあるいは制御ブロック等
の排他制御に矛盾を起こすことになる０本発明の目的は
、各プロセッサ毎に専用キャッシュを持つ、マルチプロ
セッサ方式における上記セマフオア管理の矛盾を解消す
ることにある。

〔問題点を解決するための手段〕

上記目的は、各プロセッサがセマフオアをアクセスする
際に、キャッシュをバイパスして、共有メインメモリに
直接アクセスする機構を持たせることで達成される。

〔作用〕

すなわち、各プロセッサがテスト・アンド・セット命令
等でセマフオアをリード・モディファイ・ライトする際
に、プロセッサからそれに対応するキャッシュ装置にリ
ード・モディファイ・ライト要求と同時に、リードサイ
クルとライトサイクルが不十分であることを示す・ロッ
ク指示が出される。この時、キャッシュ装置では、ロッ
ク指示から判断して、キャッシュを検索することなく直
接共有メインメモリから目的のセマフオアをリードして
、プロセッサにそれを送る。プロセッサは、これを修飾
して、キャッシュ装置に送る。この時。

キャッシュ装置は直接共有メインメモリに修飾されたデ
ータを書込む、ここでキャッシュ装置と共有メインメモ
リ間で行なわれたリードとライトはやはり不可分となる
ようにロックしておく。このようにすれば、１つのプロ
セッサがセマフォアをアクセスしている最中に、他プロ
セツサは、それをアクセスできないためにキャッシュを
持ったマルチプロセッサ・システムにおいて、矛盾なく
セマフオア管理が実現できる。

〔実施例〕

以下１本発明の一実施例を第１図により説明する。共有
メインメモリ５を２つのプロセッサＡ１とプロセッサＢ
２で共有するシステム構成となっている。各プロセッサ
Ａ、Ｂと共有メインメモリの間には、各プロセッサ専用
のキャッシュ装置Ａ３とキャッシャ装置Ｂ４が置かれる
。キャッシュ装置の内部には、アドレスアレイ６とデー
タアレイ７、およびキャッシュ制御部８が置かれる。

プロセッサとキャッシュ装置間のインタフェース信号線
は、データ５０，６０、アドレス５１゜６１、アクセス
制御５２，６２、ロック指示５３゜６３、があり、一方
キャッシュ装置と共有メインメモリ間のインタフェース
信号には、データ５４゜６４、アドレス５５，６５．ア
クセス制御５６゜６６、ロック指示５７．６７がある。

共有メインメモリ５に置かれている命令やデータの写し
が、キャッシュ装置へ３あるいはキャツユ装置Ｂ４内の
データアレイ７に置かれ、同時にその命令やデータのア
ドレスがアドレスアレイ６に置かれる。

プロセッサはプログラムの実行に伴ない命令やデータを
メモリに対してアクセスする必要がある。

このためにプロセッサＡ１では、キャッシュ装置Ａ３に
対して、命令やデータを要求する。これを受けてキャッ
シュ装置Ａ３は通常アドレス信号線５１から流れてくる
アドレスとアドレスアレイ６に格納されているアドレス
を比較する。この結果、同一アドレスが格納されていれ
ばヒツト信号５９がキャッシュ制御部８に報告され、デ
ータアレイ７内に格納されている該アドレスに対応する
データがデータ信号、ＩＪＩ５０に流され、プロセッサ
Ａ１に送られる。このようにキャッシュ・ヒツトの場合
には、キャッシュ制御部８はデータアレイ７内のデータ
をプロセッサに送り、共有メインメモリ５に対して、デ
ータをアクセスする要求を行なわない。

第２図は、プロセッサがメモリをアクセスする際のプロ
セッサ、キャッシュ装置、および共有メインメモリ間の
インタフェース信号のタイミングチャートを示す、プロ
セッサとキャッシュ装置間のインタフェース信号のうち
、ＡＤＨはプロセッサから出力されるアドレス信号５１
，６１．ＡｓとＲ／ＷとＲＥＡＤＹはアクセス制御信号
５２．６２である。ｎとＲ／Ｗは、プロセッサからの出
力信号で、■ＡＤＹは、プロセッサへの入力信号である
。Ａｓは、０の時アサート（背定）状態となり、プロセ
ッサがキャッシュ装置に対してデータのアクセス要求を
出していることになる。Ｒ／Ｗは。

アクセス要求がリードかライトかの区別をするもので、
１の時にリード、Ｏの時にライトとなる。

＋（ＩＥＡＤＹは、キャッシュ装置がプロセッサに対し
て。

アクセスサイクルを終了して良いことを指示する。

この信号もＯがアサートとなる。　ＬＯＣＫは、プロセ
ッサから出力されるロック指示信号５３．６３であり、
メモリアクセスのロックを要求する場合に０にする。こ
のロック要求は、テスト・アンド・セット命令等のマル
チプロセッサ用命令が実行される際に、データをリード
・モディファイ・ライトする時に、出される。すなわち
、このような命令では、リードサイクルの後、ライト・
サイクルを行なうわけであるが、この２つのサイクルが
不可分になることを要求するためにロック要求が出され
る。ＤＡＴＡは、プロセッサとキャツユ装置間のデータ
信号線５０．６０であり、この上にリード・データある
いはライト・データが流される。

キャッシュ装置と共有メイン・メモリ間のインタフェー
ス信号は、プロセッサとキャッシュ装置内のインタフェ
ース信号と同様な意味を持つ。

ＭＡＤＲは、アドレス信号５５．６５であり、ＡＤＨに
対応する。同様に、ＭＡＳはＡＳに、ＭＲ／ＭＷはＲ／
　Ｗ　Ｌ：、ＭＬＯＣＫはＬｏＣＫに、ＭＲＥＡＤＹは
面ＡＤＹに、面ｉ汀はＤＡＴＡに対応する信号である。

次に時間軸にそった動作説明を行なう、Ｔｌ〜Ｔ３区間
では、プロセッサはＡｓをＯに、そしてＲ／Ｗを１にす
ることによりキャッシュ装置に対してリード・アクセス
要求を出している。また、この区間では、ＬＯＣＫを１
のままにすることにより、ロックをかけていない、これ
を受けてキャッシュ装置では、ＡＤＨに流れてきたアド
レスにより、アドレスアレイ６を検索して、一致したア
ドレスが格納されているか否かを確認して、一致するア
ドレスがあればそれに対応するデータをデータアレイ７
から読み出しＤＡＴＡにそのデータを流す、同時に、キ
ャツユ制御部８はＲ１１！ＡＤＹを０にすることにより
プロセッサにそれを報告し、プロセッサはアクセスサイ
クルを終了する。このように、このサイクルでは、キャ
ッシュ装置はデータアレイ中のデータをプロセッサに送
るために。

共有メインメモリに対してリード・アクセス要求を出さ
ない。

第２図におけるＴ６からＴ１７の区間は、ロックがかか
ったリード・モディファイ・ライト・サイクルである。

テスト・アンド・セット命令等を実行して、メモリ内の
セアフオアをアクセスする時、このようなサイクルが起
こる。最初にプロセッサは、ＡＳを０に、Ｒ／Ｗを１に
してキャッシュ装置にリード・アクセス要求を出す、こ
の時同時にＬＯＣＫ’＆Ｏにしてロック要求を出す、こ
の結果、キャッシュ装置内のキャッシュ制御部８は、ア
ドレス・アレイ６を検索することなく、直接共有メイン
・メモリ５に対して、リード・アクセス要求をスルーさ
せる。すなわち、ＭＡＤＲには、ＡＤＲ上のアドレスを
ＭＡＳはＯに、ＭＲ／ＭＷは１にして共有メイン・メモ
リ５に対して、リード・アクセス要求を出す、この時、
肚ＯＣＫはＯにして、共有メイン・メモリ５に対してロ
ック要求を出す、共有メイン・メモリ５−からのデータ
が返されるとその報告はＭＲＥＡＤ’／によってなされ
、キャッシュ装置はリード・サイクルを終了し、また。

そのデータを直接プロセッサに送り返すと同時に、プロ
セッサにＲＥＡＤＹを送す、これにより、プロセッサは
リード・サイクルを終了するが、後に続くライト・サイ
クルが生じるまで、共有メイン・メモリ５をロックして
おくためにＬＯＣＫは０にしたままにされる。このロッ
ク要求はキャッシュ装置を”通り、肛題１がＯという形
で、共有メイン・メモリ５に送られている。一方、プロ
セッサに取込まれたデータは、プロセッサ内で修飾され
再びメモリに書くために、ライトサイクルが起動される
。このライト要求を受けるとキャッシュ装置はライト・
スル一方式で動作する。すなわち、アドレス・アレイ６
を検索し、一致したアドレスが存在したならば、そのア
ドレスに対応するデータ・アレイ７の位置に、ＤＡＴＡ
とに流れてきたデータを書き込む、これと同時にキャッ
シュ装置は共有メイン・メモリ５に同じデータを書込む
サイクルを実行する。リード・サイクルからこのライト
・サイクルにかけて鮭か１が０になっているために２つ
のサイクルは不可分となり、別のプロセッサからのアク
セス・サイクルが割込むのを阻止できる。

〔発明の効果〕

以上のように１本発明によればプロセッサがテスト・ア
ンド・セット命令等のセマフオア操作命令を実行する際
に、キャッシュをバイパスしてそのセマフオアを直接共
有メイン・メモリにアクセスすることができ、かつ、各
アクセス・サイクルを不可分にすることができるために
、マルチプロセッサシステムにおいて矛盾なく共有資源
の排他制御ができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例であるマルチプロセッサ・シ
ステム構成図、第２図はメモリ・アクセスのタイミング
チャート。 １．２・・・プロセッサ、３，４・・・キャッシュ装置
。

Claims (1)

1. 【特許請求の範囲】 １、プロセッサとキャッシュ装置とメインメモリから成
   るデータ処理装置において、該プロセッサから該キャッ
   シュ装置へのアクセスを制御するインタフェース信号群
   の中に、複数のアクセス・サイクルが不可分であること
   を示す第１のインタフェース信号を持ち、該キャッシャ
   装置から該メインメモリへのアクセスを制御するインタ
   フェース信号群の中に、メイン・メモリへの複数のアク
   セス・サイクルが不可分であることを示す第２のインタ
   フェース信号を持つことを特徴とするキャッシュ装置。 ２、請求の範囲第１項に記載のキャッシュ装置において
   、該プロセッサから前記第１のインタフェース信号によ
   り不可分サイクルであることを指示された複数のアクセ
   ス・サイクルの中のリード・サイクルでは、キャッシュ
   装置内の検索を行なわずに直接メイン・メモリへのリー
   ド・サイクルを起動することを特徴とするキャッシュ装
   置。 ３、請求の範囲第１項および第２項に記載のキャッシュ
   装置において、該プロセッサから前記第１のインタフェ
   ース信号により不可分サイクルを指示された場合、その
   指示を前記第２のインタフェース信号により、該メイン
   ・メモリへの対応する複数のアクセス・サイクルにも不
   可分なサイクルであることを指示することを特徴とする
   キャッシュ装置。