JPH0196943A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0196943A JPH0196943A JP62254992A JP25499287A JPH0196943A JP H0196943 A JPH0196943 A JP H0196943A JP 62254992 A JP62254992 A JP 62254992A JP 25499287 A JP25499287 A JP 25499287A JP H0196943 A JPH0196943 A JP H0196943A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit chip
- resin film
- capacitor
- semiconductor integrated
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］ −
（産業上の利用分野）
本発明は半導体集積回路装置に係り、特にＧａＡｓ集積
回路に代表される高速動作の集積回路の実装構造に関す
る。
回路に代表される高速動作の集積回路の実装構造に関す
る。
（従来の技術）
高速論理動作を行う半導体集積回路としてＧａＡｓ集積
回路が知られている。近年、Ｇ ａ Ａ ｓ Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔを集積して、スイッチング速度１００
ｐ ｓｅｅ程度の高速動作を実現したものが得られてい
る。しかしこの様な高速動作を行う集積回路チップを従
来のパッケージに搭載した場合、チップ単体で得られる
高速性能が引出されないという問題がある。その性能劣
化の原因の一つとして、集積回路チップ内の論理素子が
高速スイッチング動作を行なう際に電源線に急峻な過渡
電流が流れ、インダクタンス成分の影響で電源電位の低
下をもたらすことが挙げられる。電源線のインダクタン
スは、パッケージ内の配線部のインダクタンス分と、集
積回路チップと配線部を接続するボンディング・ワイヤ
のインダクタンス分がある。ボンディング・ワイヤのイ
ンダクタンスは通常、１朋当り０．５〜１ｎＨという値
であり、ワイヤ長を１〜２ｍ１４とすると１〜２ｎＨと
なる。パッケージ内電源配線のインダクタンス成分を合
せて仮に、２ｎＨとし、スイッチング時間１００ ｐ
ｓｅｅの間に流れる電流を１０ｍＡとすると、このとき
電源電圧降下は、Ｌ−ｄｉ／ｄｔにより計算して約２０
０ｍＶとなる。
回路が知られている。近年、Ｇ ａ Ａ ｓ Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔを集積して、スイッチング速度１００
ｐ ｓｅｅ程度の高速動作を実現したものが得られてい
る。しかしこの様な高速動作を行う集積回路チップを従
来のパッケージに搭載した場合、チップ単体で得られる
高速性能が引出されないという問題がある。その性能劣
化の原因の一つとして、集積回路チップ内の論理素子が
高速スイッチング動作を行なう際に電源線に急峻な過渡
電流が流れ、インダクタンス成分の影響で電源電位の低
下をもたらすことが挙げられる。電源線のインダクタン
スは、パッケージ内の配線部のインダクタンス分と、集
積回路チップと配線部を接続するボンディング・ワイヤ
のインダクタンス分がある。ボンディング・ワイヤのイ
ンダクタンスは通常、１朋当り０．５〜１ｎＨという値
であり、ワイヤ長を１〜２ｍ１４とすると１〜２ｎＨと
なる。パッケージ内電源配線のインダクタンス成分を合
せて仮に、２ｎＨとし、スイッチング時間１００ ｐ
ｓｅｅの間に流れる電流を１０ｍＡとすると、このとき
電源電圧降下は、Ｌ−ｄｉ／ｄｔにより計算して約２０
０ｍＶとなる。
Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを用いた論理
回路はノイズマージンが小さいため、この程度の電源変
動でも動作が不安定になる。
回路はノイズマージンが小さいため、この程度の電源変
動でも動作が不安定になる。
従来一般にこの様な電源電圧変動に対しては、パッケー
ジ外部に電源線と接地線間にデカップリング用コンデン
サを設けることが行われている。
ジ外部に電源線と接地線間にデカップリング用コンデン
サを設けることが行われている。
しかし、ＧａＡｓ論理回路その他の高速集積回路では、
パッケージ外部にコンデンサを接続しても、パッケージ
内部の電源線の持つインダクタンスの影響を充分補償す
ることができない。
パッケージ外部にコンデンサを接続しても、パッケージ
内部の電源線の持つインダクタンスの影響を充分補償す
ることができない。
（発明が解決しようとする問題点）
以上のように高速動作を行なう集積回路では、電源線の
インダクタンスによりその本来持っている高速性を充分
に発揮させることができない、という問題があった。
インダクタンスによりその本来持っている高速性を充分
に発揮させることができない、という問題があった。
本発明はこの様な問題を解決した半導体集積回路装置を
提供することを目的とする。
提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明では、半導体集積回路チップの実装にＴ Ａ Ｂ
（Ｔ ａｐｅ Ａ ｕｔｏｍａｔｅｄ Ｂ ｏｎ
ｄｉｎｇ）方式を採用する。ＴＡＢ基板は、テープ状の
樹脂フィルムに集積回路チップの載置部と、集積回路チ
ップと接続される金属箔からなるリード配線が形成され
たものである。この実装方式は、フィルムキャリア等と
も称される。この様なＴＡＢ方式の集積回路構造におい
て本発明は、樹脂フィルム上に櫛形電極によるデカップ
リング用コンデンサを搭載したことを特徴とする。
（Ｔ ａｐｅ Ａ ｕｔｏｍａｔｅｄ Ｂ ｏｎ
ｄｉｎｇ）方式を採用する。ＴＡＢ基板は、テープ状の
樹脂フィルムに集積回路チップの載置部と、集積回路チ
ップと接続される金属箔からなるリード配線が形成され
たものである。この実装方式は、フィルムキャリア等と
も称される。この様なＴＡＢ方式の集積回路構造におい
て本発明は、樹脂フィルム上に櫛形電極によるデカップ
リング用コンデンサを搭載したことを特徴とする。
（作用）
この様にＴＡＢ基板（フィルムキャリア）を用いれば、
基板上のリード配線と集積回路チップ間の接続は突起電
極により行われるためにインダクタンス成分が小さくな
り、またデカップリング用コンデンサを集積回路チップ
の近傍に配置することにって、樹脂フィルム上のリード
配線のインダクタンス成分の影響も非常に少なくするこ
とができる。
基板上のリード配線と集積回路チップ間の接続は突起電
極により行われるためにインダクタンス成分が小さくな
り、またデカップリング用コンデンサを集積回路チップ
の近傍に配置することにって、樹脂フィルム上のリード
配線のインダクタンス成分の影響も非常に少なくするこ
とができる。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）（ｂ）は、本発明の一実
施例のＧａＡｓ集積回路実装構造を示す平面図である。
ＧａＡｓ集積回路は例えば、ＧａＡｓＭＥＳＦＥＴを用
いた、スイッチング速度１０ ｐ ｓｅｅ以下の高速動
作をおこなうマルチプレクサである。ＴＡＢ基板は、ポ
リイミド或いはガラスエポキシ等の樹脂フィルム１に、
フォト・エツチングを利用してリード配線を形成したも
のである。通常長尺のテープ状フィルムに繰返し配線パ
ターンが形成されており、これに集積回路チップが次々
に搭載される。第１図ではその１チツプ搭載部とその周
辺のリード配線部を示している。
いた、スイッチング速度１０ ｐ ｓｅｅ以下の高速動
作をおこなうマルチプレクサである。ＴＡＢ基板は、ポ
リイミド或いはガラスエポキシ等の樹脂フィルム１に、
フォト・エツチングを利用してリード配線を形成したも
のである。通常長尺のテープ状フィルムに繰返し配線パ
ターンが形成されており、これに集積回路チップが次々
に搭載される。第１図ではその１チツプ搭載部とその周
辺のリード配線部を示している。
配線は、最終的に集積回路としてキャリアから切離され
る領域（−点鎖線で示す）内部のインナー・リード部３
、外部のアウター・リード部及び測定用パッド部５から
なる。インナー・リード部３の先端の集積回路チップ載
置部に、櫛形電極６１゜６□を噛合わせたパターンのデ
カップリング用コンデンサが構成されている。電極６．
．６２の一方は電源電位に、他方は接地電位に接続され
る。
る領域（−点鎖線で示す）内部のインナー・リード部３
、外部のアウター・リード部及び測定用パッド部５から
なる。インナー・リード部３の先端の集積回路チップ載
置部に、櫛形電極６１゜６□を噛合わせたパターンのデ
カップリング用コンデンサが構成されている。電極６．
．６２の一方は電源電位に、他方は接地電位に接続され
る。
これらリード配線及びコンデンサを構成する櫛形電極６
１．６２は、樹脂フィルム１上に貼り付けたＣｕ膜をエ
ツチングして得られる。
１．６２は、樹脂フィルム１上に貼り付けたＣｕ膜をエ
ツチングして得られる。
第２図は第１図の要部を拡大して示す平面図であり、第
３図（ａ）（ｂ）はそのＡ−Ａ’及びＢ−Ｂ’断面図で
ある。集積回路チップ２は第３図に明らかなように、樹
脂フィルム１のリード配線形成面と反対側の面に配置さ
れ、インナー・リード部３は、樹脂フィルム１に形成さ
れたスルー配線７を介して、チップ２上の突起電極８に
接続されている。スルー配線７は、樹脂フィルム１にＣ
ｕ膜を貼る前に予め形成しておく。突起電極８は集積回
路チップ２上ではなく、樹脂フィルム１上に形成してお
いてもよく、その構造もＡｕバンブやハンダバンプなど
、如何なるものでもよい。
３図（ａ）（ｂ）はそのＡ−Ａ’及びＢ−Ｂ’断面図で
ある。集積回路チップ２は第３図に明らかなように、樹
脂フィルム１のリード配線形成面と反対側の面に配置さ
れ、インナー・リード部３は、樹脂フィルム１に形成さ
れたスルー配線７を介して、チップ２上の突起電極８に
接続されている。スルー配線７は、樹脂フィルム１にＣ
ｕ膜を貼る前に予め形成しておく。突起電極８は集積回
路チップ２上ではなく、樹脂フィルム１上に形成してお
いてもよく、その構造もＡｕバンブやハンダバンプなど
、如何なるものでもよい。
例えば、集積回路チップ２上に形成する場合には、Ｔｊ
−Ｐｔ −Ａｕ 、Ｃｒ −Ｃｕ−Ａｕなどのバリア
金属層を介してＡｕメツキを行なって、突起電極８が得
られる。この突起電極８と接する部分の樹脂フィルム１
には、ＳｎメツキあるいはＡｕメツキを施しておく。集
積回路チップ２と樹脂フィルム１の接合は、熱せられた
ツールを樹脂フィルム上面から押し当てることにより行
われる。ツールの熱は、スレー配線７を通し突起電極８
までよく伝わり、良好な接合が行われる。
−Ｐｔ −Ａｕ 、Ｃｒ −Ｃｕ−Ａｕなどのバリア
金属層を介してＡｕメツキを行なって、突起電極８が得
られる。この突起電極８と接する部分の樹脂フィルム１
には、ＳｎメツキあるいはＡｕメツキを施しておく。集
積回路チップ２と樹脂フィルム１の接合は、熱せられた
ツールを樹脂フィルム上面から押し当てることにより行
われる。ツールの熱は、スレー配線７を通し突起電極８
までよく伝わり、良好な接合が行われる。
デカップリング用コンデンサの電極６１．６２は前述の
ようにそれぞれ電源線、接地線に接続される。そして集
積回路チップ２とコンデンサはほぼ重なる位置に配置さ
れる。集積回路チップでは電源線に急峻な電流が流れる
ため、デカップリング用コンデンサはできるだけ集積回
路チップに近い位置に配置することが望ましいが、この
実施例でこれが実現されている。
ようにそれぞれ電源線、接地線に接続される。そして集
積回路チップ２とコンデンサはほぼ重なる位置に配置さ
れる。集積回路チップでは電源線に急峻な電流が流れる
ため、デカップリング用コンデンサはできるだけ集積回
路チップに近い位置に配置することが望ましいが、この
実施例でこれが実現されている。
第４図は、この実施例による集積回路の等価回路である
。図示のように、集積回路チップ２の電源Ｐと接地線Ｑ
の間にデカップリング用コンデンサＣが接続された形に
なる。
。図示のように、集積回路チップ２の電源Ｐと接地線Ｑ
の間にデカップリング用コンデンサＣが接続された形に
なる。
以上のようにこの実施例では、ＴＡＢ方式を用いてその
樹脂フィルム上に櫛形電極によるデカップリング用のコ
ンデンサを形成している。従ってリード配線のインダク
タンス成分の影響を除去し、電源電圧の安定化によって
集積回路チップの高速性を充分に発揮させることができ
る。特にこの実施例ではデカップリング用コンデンサは
、集積回路チップ搭載領域内に形成されているので、樹
脂フィルム上で格別の面積を占有する訳ではなく、リー
ド配線の高密度化を損うこともない。
樹脂フィルム上に櫛形電極によるデカップリング用のコ
ンデンサを形成している。従ってリード配線のインダク
タンス成分の影響を除去し、電源電圧の安定化によって
集積回路チップの高速性を充分に発揮させることができ
る。特にこの実施例ではデカップリング用コンデンサは
、集積回路チップ搭載領域内に形成されているので、樹
脂フィルム上で格別の面積を占有する訳ではなく、リー
ド配線の高密度化を損うこともない。
本発明は、樹脂フィルムの両面にデカップリング用コン
デンサを形成することも有効である。その実施例の構造
を第５図（ａ）（ｂ）に示す。第５図（ａ）（ｂ）はそ
れぞれ、先の実施例の第２図（ａ）（ｂ）に対応する断
面図である。先の実施例と同様に樹脂フィルム１の上面
に櫛形電極６、．６２によりデカップリング用コンデン
サを形成すると同時に、これと対向させて樹脂フィルム
１の下面にも櫛形電極６１ ’ ＋ ６２′ による
デカップリング用コンデンサを形成している。この場合
より厳密には、上面の電源線に接続される電極６１と下
面の接地線に接続される電極６□′とが対向し、上面の
接地線に接続される電極６２と下面の電源線に接続され
る電極６１′が対向するように、両面の櫛形電極パター
ンを重ね合せる。
デンサを形成することも有効である。その実施例の構造
を第５図（ａ）（ｂ）に示す。第５図（ａ）（ｂ）はそ
れぞれ、先の実施例の第２図（ａ）（ｂ）に対応する断
面図である。先の実施例と同様に樹脂フィルム１の上面
に櫛形電極６、．６２によりデカップリング用コンデン
サを形成すると同時に、これと対向させて樹脂フィルム
１の下面にも櫛形電極６１ ’ ＋ ６２′ による
デカップリング用コンデンサを形成している。この場合
より厳密には、上面の電源線に接続される電極６１と下
面の接地線に接続される電極６□′とが対向し、上面の
接地線に接続される電極６２と下面の電源線に接続され
る電極６１′が対向するように、両面の櫛形電極パター
ンを重ね合せる。
この実施例によっても先の実施例と同様の効果が得られ
る。特にこの実施例では、上面の電極と下面の電極とは
互いに異なる電位に設定されるもの同士が対向するよう
にパターン設計することによって、樹脂フィルム１の厚
みが容量として入るため、先の実施例に比べて２倍以上
の大きい容量を得ることができる。
る。特にこの実施例では、上面の電極と下面の電極とは
互いに異なる電位に設定されるもの同士が対向するよう
にパターン設計することによって、樹脂フィルム１の厚
みが容量として入るため、先の実施例に比べて２倍以上
の大きい容量を得ることができる。
第６図は、他の実施例の平面図を第１図に対応させて示
す。この実施例では、樹脂フィルム１の集積回路チップ
載５！２Ｈに孔を有し、この部分にリード配線の先端が
舌片として突出している。このリード配線の舌片を集積
回路チップの突起電極に接続するように、集積回路チッ
プ５が載置される。
す。この実施例では、樹脂フィルム１の集積回路チップ
載５！２Ｈに孔を有し、この部分にリード配線の先端が
舌片として突出している。このリード配線の舌片を集積
回路チップの突起電極に接続するように、集積回路チッ
プ５が載置される。
この様な構成において、デカップリング用のコンデンサ
は、孔が開いた集積回路チップ載置部の４隅に、櫛形電
極６１，６□により形成されている。
は、孔が開いた集積回路チップ載置部の４隅に、櫛形電
極６１，６□により形成されている。
・この実施例によっても先の実施例と同様の効果が得ら
れる。
れる。
第７図は、更に他の実施例の第２図（ａ）に対応する断
面図である。この実施例では、第１図の実施例に加えて
、櫛形電極６１＋６２の領域上に誘電体膜９を形成して
いる。誘電体膜９は例えば、Ｂａ ”ｒｔ ０３ 、Ｔ
ａ ２０５ 、Ｔ１０２等の高誘電率の酸化物膜をスパ
ッタにより形成する。このとき、櫛形電極パターン領域
上に選択的に誘電体膜９を形成するために、例えばメタ
ルマスクを用いる。櫛形電極パターンの形成領域を例え
ば８ ｍｍ角とし、電極の幅Ｗ−５０μｍ、スペース５
−５０μ辺とすると、約４０対の電極パターンをこの領
域に形成できる。そしてこの上に誘電体膜を被覆するこ
とにより、大きい容量を得ることができる。
面図である。この実施例では、第１図の実施例に加えて
、櫛形電極６１＋６２の領域上に誘電体膜９を形成して
いる。誘電体膜９は例えば、Ｂａ ”ｒｔ ０３ 、Ｔ
ａ ２０５ 、Ｔ１０２等の高誘電率の酸化物膜をスパ
ッタにより形成する。このとき、櫛形電極パターン領域
上に選択的に誘電体膜９を形成するために、例えばメタ
ルマスクを用いる。櫛形電極パターンの形成領域を例え
ば８ ｍｍ角とし、電極の幅Ｗ−５０μｍ、スペース５
−５０μ辺とすると、約４０対の電極パターンをこの領
域に形成できる。そしてこの上に誘電体膜を被覆するこ
とにより、大きい容量を得ることができる。
第８図はこの実施例において、誘電体膜９としてＴａ２
０５膜を用いた場合の、その膜厚と容量の関係を示した
ものである。これから、適当な膜厚の誘電体膜を重ねる
ことにより大きい容量が得られることがわかる。誘電体
膜９は、厚膜により形成してもよい。
０５膜を用いた場合の、その膜厚と容量の関係を示した
ものである。これから、適当な膜厚の誘電体膜を重ねる
ことにより大きい容量が得られることがわかる。誘電体
膜９は、厚膜により形成してもよい。
第９図は更に他の実施例である。電極パターンは若干具
なるが、基本的に第３図の構造をベースとし、その４隅
のデカップリング用コンデンサ上に先の実施例と同様に
誘電体膜９を形成したちのである。
なるが、基本的に第３図の構造をベースとし、その４隅
のデカップリング用コンデンサ上に先の実施例と同様に
誘電体膜９を形成したちのである。
この実施例によっても、先の実施例と同様の効果が得ら
れる。
れる。
［発明の効果コ
以上述べたように本発明によれば、ＴＡＢ方式を採用し
てその集積回路チップ載置位置近傍に櫛形電極によるデ
カップリング用コンデンサを配置することにより、効果
的に電源電圧の安定化が図られ、集積回路チップのもつ
高速性能を充分に発揮させることができる。
てその集積回路チップ載置位置近傍に櫛形電極によるデ
カップリング用コンデンサを配置することにより、効果
的に電源電圧の安定化が図られ、集積回路チップのもつ
高速性能を充分に発揮させることができる。
第１図は本発明の一実施例のＧａＡｓ論理集積回路の構
成を示す平面図、第２図はその要部の拡大平面図、第３
図（ａ）、（ｂ）はそれぞれ第２図のＡ−Ａ’、Ｂ−Ｂ
’断面図、第４図は本発明の詳細な説明するための等価
回路図、第５図（ａ）、（ｂ）は他の実施例の集積回路
を示す。 それぞれ第３図（ａ）、（ｂ）に対応する断面図、第６
図は他の実施例の集積回路を示す平面図、第７図は更に
他の実施例の集積回路を示す断面図、第８図は誘電体膜
被覆の効果を示す特性図、第９図は更に他の実施例の集
積回路を示す平面図である。 １・・・樹脂フィルム、２・・・集積回路チップ、３゜
４．５・・・リード配線、６１＋６２・・・櫛形電極、
６１ ’ ＋ ６２′・・・櫛形電極、７・・・スル
ー配線、８・・・突起電極、９・・・誘電体膜。 出願人代理人 弁理士 鈴江武彦 り 第４図 第７図 版／Ｓ Ｈ（Ｐｍ） 第８ 図 第９ｆｆｌ
成を示す平面図、第２図はその要部の拡大平面図、第３
図（ａ）、（ｂ）はそれぞれ第２図のＡ−Ａ’、Ｂ−Ｂ
’断面図、第４図は本発明の詳細な説明するための等価
回路図、第５図（ａ）、（ｂ）は他の実施例の集積回路
を示す。 それぞれ第３図（ａ）、（ｂ）に対応する断面図、第６
図は他の実施例の集積回路を示す平面図、第７図は更に
他の実施例の集積回路を示す断面図、第８図は誘電体膜
被覆の効果を示す特性図、第９図は更に他の実施例の集
積回路を示す平面図である。 １・・・樹脂フィルム、２・・・集積回路チップ、３゜
４．５・・・リード配線、６１＋６２・・・櫛形電極、
６１ ’ ＋ ６２′・・・櫛形電極、７・・・スル
ー配線、８・・・突起電極、９・・・誘電体膜。 出願人代理人 弁理士 鈴江武彦 り 第４図 第７図 版／Ｓ Ｈ（Ｐｍ） 第８ 図 第９ｆｆｌ
Claims (5)
- （１）集積回路チップ載置部を有する、複数のリード配
線が形成された樹脂フィルムと、この樹脂フィルムの前
記チップ載置部に載置された半導体集積回路チップとを
備えた半導体集積回路装置において、前記樹脂フィルム
上に櫛形状電極によるデカップリング用コンデンサを配
設したことを特徴とする半導体集積回路装置。 - （２）前記コンデンサは、前記樹脂フィルムの前記リー
ド配線と同じ面に形成され、前記集積回路チップは前記
リード配線と反対側の面に載置される特許請求の範囲第
１項記載の半導体集積回路装置。 - （３）前記コンデンサは、前記樹脂フィルムの両面に、
互いに異なる電位に設定される電極が対向するように配
設される特許請求の範囲第１項記載の半導体集積回路装
置。 - （４）前記コンデンサは、前記集積回路チップ載置部の
周辺４隅に配置される特許請求の範囲第１項記載の半導
体集積回路装置。 - （５）前記コンデンサは、櫛形上電極上に誘電体膜が被
覆されている特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254992A JPH0196943A (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254992A JPH0196943A (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0196943A true JPH0196943A (ja) | 1989-04-14 |
Family
ID=17272706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62254992A Pending JPH0196943A (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0196943A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784050B1 (en) | 2000-09-05 | 2004-08-31 | Marvell International Ltd. | Fringing capacitor structure |
| US6974744B1 (en) | 2000-09-05 | 2005-12-13 | Marvell International Ltd. | Fringing capacitor structure |
| US6980414B1 (en) | 2004-06-16 | 2005-12-27 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
| US7906424B2 (en) | 2007-08-01 | 2011-03-15 | Advanced Micro Devices, Inc. | Conductor bump method and apparatus |
| US8314474B2 (en) | 2008-07-25 | 2012-11-20 | Ati Technologies Ulc | Under bump metallization for on-die capacitor |
| US8941974B2 (en) | 2011-09-09 | 2015-01-27 | Xilinx, Inc. | Interdigitated capacitor having digits of varying width |
| US9270247B2 (en) | 2013-11-27 | 2016-02-23 | Xilinx, Inc. | High quality factor inductive and capacitive circuit structure |
| US9524964B2 (en) | 2014-08-14 | 2016-12-20 | Xilinx, Inc. | Capacitor structure in an integrated circuit |
-
1987
- 1987-10-09 JP JP62254992A patent/JPH0196943A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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