JPS62291128A - 混成集積回路装置 - Google Patents

混成集積回路装置

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JPS62291128A
JPS62291128A JP61136682A JP13668286A JPS62291128A JP S62291128 A JPS62291128 A JP S62291128A JP 61136682 A JP61136682 A JP 61136682A JP 13668286 A JP13668286 A JP 13668286A JP S62291128 A JPS62291128 A JP S62291128A
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JP
Japan
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wire
bonded
integrated circuit
substrate
insulating substrate
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Application number
JP61136682A
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English (en)
Inventor
Kenichi Ishii
石井　研一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Pending legal-status Critical Current

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    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
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    • H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
    • H—ELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は混成集積回路装置に関する。
〔従来の技術〕
従来の混成集積回路装置は、通常、セラミック基板の片
面にのみ電子回路が形成される。すなわち、セラミック
基板の片面に受動素子および配線パターンを厚膜または
薄膜技術を用いて形成し、その電極パターンに半導体チ
ップ或いはモールドＩＣの能動素子をデイスクリートの
抵抗およびコンデンサの各回路素子と共に搭載して電子
回路を構成している。
〔発明が解決しようとする問題点〕
しかし、最近の技術動向は混成集積回路装置に対しても
その実装密度の向上を要求して来ており、これを受けて
多数の提案がなされている。これらのうち最も実施し易
い提案の一つは基板の両面に電子回路をそれぞれ形成す
る方法である。ｊ〜かしながら、この方法では搭載する
回路素子が全てディスクリート部品として取扱い得るも
のであればよいが、能動素子が半導体チップのままでは
実施することができないので高密度化が制約される。
すなわち、半導体チップは基板の片面の配線とは容易に
ワイヤ・ボンディング接続できるが、これを更に裏返し
て再びワイヤ・ボンダーのステージに載せ再度ワイヤ・
ボンディング作業を行うことは既にボンディング済みの
片面のボンディング・ワイヤを傷め使用し得ない状態に
置くこととなるので、半導体チップを両面釦載置するこ
とができずこのままでは混成集積回路装置の高密度実装
を達成することができない。
本発明の目的は、上記の情況に鑑み、半導体チップを含
む電子回路を絶縁基板の両面に形成し得るようにした混
成集積回路装置を提供することである。
〔問題点を解決するだめの手段〕
本発明の混成集積回路装置は、絶縁基板と、前記絶縁基
板の両面にそれぞれ形成される配線パターンおよび凹部
領域と、前記凹部領域内にワイヤーループの上縁が絶縁
基板の表面を超えない深さに収納され前記配線パターン
とそれぞれワイヤΦボンディングされる半導体チップと
を含む。
すなわち、本発明によれば、絶縁基板の両面には深い凸
部領域が設けられ、この凹部領域内にワイヤ・ループの
上縁が隠れるようにワイヤ・ボンディングされた半導体
チップが収納される。
この場合、配線パターンを凹部領域の底面にまで延ばし
半導体チップがこの配線パターンと凹部領域内でワイヤ
・ボンディングされるようにしてもよいし、或いは半導
体チップを少し浅く収納してボンディング・ワイヤのス
ティッチ側が凹部縁端上で配線パターンとワイヤ・ボン
ディングされるようにしてもよい。
この構造をとらせる場合には裏面のボンディング作業を
行う際、既にボンディングが完了した他面のボンディン
グ接続面をボリミイド樹脂などの可撓性物質で保護する
必要が生じるが、凹部領域の横幅を狭くすることができ
るので、実装密度をより一層向上せしめ得る。
〔実施例〕
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示す断面構造図である。本
実施例によれば、本発明の混成集積回路装置は、セラミ
ック絶縁基板１と、絶縁基板１の両面にそれぞれ形成さ
れた凹部領域２およびこの凹部領域２の底面にまで延び
る配線パターン３と凹部領域２内に隠れるように収納さ
れた半導体チップ４およびボンディング・ワイヤ５のル
ープと、半導体チップ４およびボンディング・ワイヤ５
を被覆する保護樹脂膜６と、コンデンサ素子７および抵
抗素子８とを含む。ここで、９は固定用半田材である。
この組立はつぎのように行われる。まず、絶縁基板１の
凹部領域２内に半導体チップ４を固定し、金線またはア
ルミ線のワイヤ５でボンディングを行い、ついで基板１
を裏返しにしてこの凹部領域２内に半導体チップ４を同
様に固定し通常手段によるボンディングが行われる。つ
ぎに半導体チップ４およびワイヤ５の保護のために、保
護用樹脂膜６を塗布し、さらにコンデンサ素子７および
抵抗素子８をそれぞれ搭載して半田材９で固定すればよ
い。すなわち、全く通常のボンディング技術によって組
立てることができる。この際、必要があれば、クリップ
端子または全体に外装保護樹脂を施してもよい。
第２図は本発明の他の実施例を示す断面構造図で、第１
図と同一符号で表わしたものでおる。
本実施例では、半導体チップ４は凹部領域２の縁端上で
配線パターン３とワイヤ寺ボンディングされる。すなわ
ち、従来性われていたと同じようにボンディング・ワイ
ヤ５は基板１上でボンディングされる。但しこの場合で
もワイヤ・ループの上縁が基板１の表面を超えないよう
に注意する。
また、裏返しのボンディング作業を行う際には、既にボ
ンディングが完了した他面のボンディング接続面をポリ
ミイド系樹脂の如き可撓性被膜で保護する必要があるが
、凹部領域２が小形化できるので、高密度実装はより一
層促進される。
〔発明の効果〕
以上、詳細に説明したように、本発明によれば、絶縁基
板の両面に半導体素子を通常のワイヤ・ボンディング技
術で搭載することができるので混成集積回路装置の高密
度実装に顕著なる効果を奏し得る。
【図面の簡単な説明】
第１図は本発明の一実施例を示す断面構造図、第２図は
本発明の他の実施例を示す断面構造図である。 １・・・・・・絶縁基板（セラミック）、２・・・・・
・凹部領域、３・・・・・・配線パターン、４・・・・
・・半導体チップ、５・・・・・・ボンディング・ワイ
ヤ、６・・・・・・保護樹脂膜、７・・・・・・コンデ
ンサ素子、８・・・・・・抵抗素子、９・・・・・・固
定用半田材。 代理人　弁理士　　内　原　　　晋、　　；△第７図

Claims (3)

    【特許請求の範囲】
  1. （１）絶縁基板と、前記絶縁基板の両面にそれぞれ形成
    される配線パターンおよび凹部領域と、前記凹部領域内
    にワイヤ・ループの上縁が絶縁基板の表面を超えない深
    さに収納され前記配線パターンとそれぞれワイヤ・ボン
    ディングされる半導体チップとを含むことを特徴とする
    混成集積回路装置。
  2. （２）前記配線パターンが凹部領域の底面にまで延びて
    形成され前記半導体チップが凹部領域内でワイヤ・ボン
    ディングされることを特徴とする特許請求の範囲第（１
    ）項記載の混成集積回路装置。
  3. （３）前記半導体チップのボンディング・ワイヤのステ
    ィッチ側が凹部縁端上で配線パターンとワイヤ・ボンデ
    ィングされることを特徴とする特許請求の範囲第（１）
    項記載の混成集積回路装置。
JP61136682A 1986-06-11 1986-06-11 混成集積回路装置 Pending JPS62291128A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811880A (en) * 1996-03-28 1998-09-22 Intel Corporation Design for mounting discrete components inside an integrated circuit package for frequency governing of microprocessors
WO2004032223A1 (ja) * 2002-09-30 2004-04-15 Renesas Technology Corp. 半導体装置

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Publication number Priority date Publication date Assignee Title
JPS5379464A (en) * 1976-12-24 1978-07-13 Nitto Electric Ind Co Method of producing circuit
JPS60245291A (ja) * 1984-05-21 1985-12-05 沖電気工業株式会社 半導体装置

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