JPH0197019A - Ａ−ｄ変換器 - Google Patents
Ａ−ｄ変換器Info
- Publication number
- JPH0197019A JPH0197019A JP62253778A JP25377887A JPH0197019A JP H0197019 A JPH0197019 A JP H0197019A JP 62253778 A JP62253778 A JP 62253778A JP 25377887 A JP25377887 A JP 25377887A JP H0197019 A JPH0197019 A JP H0197019A
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- JP
- Japan
- Prior art keywords
- circuit
- conversion
- converter
- signal
- output
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ−Ｄ変換器に係り、特にアナログ信号をディ
ジタル信号に変換する１６ビツト以上の変換に好適な高
精度Ａ−Ｄ変換器に関するものである。
ジタル信号に変換する１６ビツト以上の変換に好適な高
精度Ａ−Ｄ変換器に関するものである。
従来の高精度Ｄ−Ａ変換器は、特開昭６１−２７４５１
５号公報に記載のように、Ｄ−Ａ変換回路を２個使用し
て、一方のＤ−Ａ変換回路の出力電圧から、残る他方の
Ｄ−Ａ変換回路の出力電圧で引算をし、常に１ビット分
のデジタル入力信号の変換電圧に相当する電圧を得て、
この電圧を増幅した後、Ａ−Ｄ変換することによりＤ−
Ａ変換回路の出力電圧を高精度で測定することを可能に
し。
５号公報に記載のように、Ｄ−Ａ変換回路を２個使用し
て、一方のＤ−Ａ変換回路の出力電圧から、残る他方の
Ｄ−Ａ変換回路の出力電圧で引算をし、常に１ビット分
のデジタル入力信号の変換電圧に相当する電圧を得て、
この電圧を増幅した後、Ａ−Ｄ変換することによりＤ−
Ａ変換回路の出力電圧を高精度で測定することを可能に
し。
高精度のＡ−Ｄ変換器を実現していた。
上記従来技術は、２個のＤ−Ａ変換回路の出力電圧がデ
ジタル値を変換した場合でも異なる電圧を出力する点に
ついて配慮がなされておらず、−方のＤ−Ａ変換回路の
出力電圧から残る他方のＤ−Ａ変換回路に上記Ｄ−Ａ変
換回路の入力に設定したデジタル信号より１少ないデー
タを設定して得られた出力電圧で引算した場合に、１ビ
ット分のデジタル入力信号分以上の電圧になってしまう
場合があり、この電圧を増幅すると、増幅器のレンジを
オーバーしてサチュレーションするという問題があった
。また、１つのＤ−Ａ変換回路の出力電圧を高精度に測
定するために、２つのＤ−Ａ変換回路の出力電圧を高精
度に測定する必要があり、Ｄ−Ａ変換回路出力電圧の測
定時間を多く必要としていた。
ジタル値を変換した場合でも異なる電圧を出力する点に
ついて配慮がなされておらず、−方のＤ−Ａ変換回路の
出力電圧から残る他方のＤ−Ａ変換回路に上記Ｄ−Ａ変
換回路の入力に設定したデジタル信号より１少ないデー
タを設定して得られた出力電圧で引算した場合に、１ビ
ット分のデジタル入力信号分以上の電圧になってしまう
場合があり、この電圧を増幅すると、増幅器のレンジを
オーバーしてサチュレーションするという問題があった
。また、１つのＤ−Ａ変換回路の出力電圧を高精度に測
定するために、２つのＤ−Ａ変換回路の出力電圧を高精
度に測定する必要があり、Ｄ−Ａ変換回路出力電圧の測
定時間を多く必要としていた。
本発明の目的は、Ｄ−Ａ変換回路間の出力電圧のばらつ
きに影響されない構成にでき、Ｄ−Ａ変換回路の選別の
必要をなくすることにより安価とし、Ｄ−Ａ変換回路出
力電圧の測定動作時間の短縮化をはかり、変換動作時間
の短い高精度のＤ−Ａ変換回路を提供することにある。
きに影響されない構成にでき、Ｄ−Ａ変換回路の選別の
必要をなくすることにより安価とし、Ｄ−Ａ変換回路出
力電圧の測定動作時間の短縮化をはかり、変換動作時間
の短い高精度のＤ−Ａ変換回路を提供することにある。
上記目的は、Ｄ−Ａ変換回路と、このＤ−Ａ変換回路の
出力信号をサンプルホールドするサンプルホールド回路
と、上記Ｄ−Ａ変換回路の出力信号と上記サンプルホー
ルド回路の出力信号の引算をする引算回路と、この引算
回路の出力信号と被変換信号の引算をしてこの引算され
た信号を増幅する引算増幅回路と、この引算増幅回路の
上記被変換信号の入力を遮断するスイッチ回路と、上記
被変換信号と上記引算増幅回路の出力信号のいずれかを
選択してＡ−Ｄ変換するＡ−Ｄ変換回路とにより構成し
て達成するようにした。
出力信号をサンプルホールドするサンプルホールド回路
と、上記Ｄ−Ａ変換回路の出力信号と上記サンプルホー
ルド回路の出力信号の引算をする引算回路と、この引算
回路の出力信号と被変換信号の引算をしてこの引算され
た信号を増幅する引算増幅回路と、この引算増幅回路の
上記被変換信号の入力を遮断するスイッチ回路と、上記
被変換信号と上記引算増幅回路の出力信号のいずれかを
選択してＡ−Ｄ変換するＡ−Ｄ変換回路とにより構成し
て達成するようにした。
サンプルホールド回路は、Ｄ−Ａ変換回路の出力電圧を
サンプリング信号が入力したときにサンプリングし、次
のサンプリング信号が入力されるまでホールドし、サン
プリング時のＤ−Ａ変換回路の出力電圧と同じ電圧を出
力するように動作する。それにより、Ｄ−Ａ変換回路の
デジタル入力データを零に設定したときの出力電圧をサ
ンプルホールドして、Ｄ−Ａ変換回路のデジタル入力デ
ータを１増加して出力された電圧からサンプルホールド
回路の出力電圧を引算して得られた電圧を増幅してＡ−
Ｄ変換することによりＤ−Ａ変換回路の入力データ１の
ときの出力電圧を高精度で求めることができる０次に、
このときのＤ−Ａ変換回路の出力電圧をサンプルホール
ドした後、Ｄ−Ａ変換回路の入力データを１増加して前
回と同じように求められたＡ−Ｄ変換値に前回求めたＡ
−Ｄ変換値を加算すると、Ｄ−Ａ変換回路の入力データ
２のときの出力電圧を高精度で求めることができる０以
上の動作を続けることにより、Ｄ−Ａ変換回路の出力電
圧すべての高精度Ａ−Ｄ変換値を求めることができる。
サンプリング信号が入力したときにサンプリングし、次
のサンプリング信号が入力されるまでホールドし、サン
プリング時のＤ−Ａ変換回路の出力電圧と同じ電圧を出
力するように動作する。それにより、Ｄ−Ａ変換回路の
デジタル入力データを零に設定したときの出力電圧をサ
ンプルホールドして、Ｄ−Ａ変換回路のデジタル入力デ
ータを１増加して出力された電圧からサンプルホールド
回路の出力電圧を引算して得られた電圧を増幅してＡ−
Ｄ変換することによりＤ−Ａ変換回路の入力データ１の
ときの出力電圧を高精度で求めることができる０次に、
このときのＤ−Ａ変換回路の出力電圧をサンプルホール
ドした後、Ｄ−Ａ変換回路の入力データを１増加して前
回と同じように求められたＡ−Ｄ変換値に前回求めたＡ
−Ｄ変換値を加算すると、Ｄ−Ａ変換回路の入力データ
２のときの出力電圧を高精度で求めることができる０以
上の動作を続けることにより、Ｄ−Ａ変換回路の出力電
圧すべての高精度Ａ−Ｄ変換値を求めることができる。
（実施例〕
以下本発明を第１図に示した実施例及び第２図を用いて
詳細に説明する。
詳細に説明する。
第１図は本発明のＡ−Ｄ変換器の一実施例を示す回路図
である。第１図に示すように、８ビットＤ−Ａ変換回路
１と、Ｄ−Ａ変換回路１の出力信号をサンプルホールド
するサンプルホールド回路２と、Ｄ−Ａ変換回路１とサ
ンプルホールド回路２の出力信号を引算するＡ引算回路
３と、Ａ引算回路３の出力信号と入力端子６からの被変
換入力信号との引算を行うＢ引算回路４と、Ｂ引算回路
４からの出力信号を１２８倍に増幅する増幅回路５と、
増幅回路５の出力信号が入力端子６からの被変換入力信
号をスイッチ１４と１５によりどちらか一方を入力して
Ａ−Ｄ変換する１２ビツトのＡ−Ｄ変換回路７と、Ｄ−
Ａ変換回路ｌの入力データの設定、Ａ−Ｄ変換回路７の
Ａ−Ｄ変換開始制御及び変換データ読み取り、スイッチ
１１〜１５のアナログスイッチ制御回路８の制御データ
の設定、メモリ９へのデータ書き込み及び読み出し、デ
ータの加算、引算等の演算を行うＣＰＵ１０とにより構
成しである。・ 以上の構成により、まず、Ｄ−Ａへ変換回路１の出力電
圧を高精度でデジタル信号に変換し、メモリ９に記憶す
る動作について説明する。第２図はＤ−Ａ変換回路１の
デジタル入力データと出力電圧との関係を示す線図で、
デジタル入力データを零にしてサンプルホールド回路２
のスイッチ１１をオンにすると、Ｄ−Ａ変換回路１に零
が入力さ九ているときの出力電圧がサンプルホールド回
路２の出力側に出力される。スイッチ１１をオフすると
、サンプルホールド回路２の出方電圧はそのままホール
ドされる。スイッチ１２をオンにし、Ｄ−Ａ変換回路１
のデジタル入力データを１に設定すると、Ａ引算向路３
の出力には、第２図に示すＳＶｌ＋αの電圧が出力され
る。このαは、実際の動作のときに発生するサンプルホ
ールド回路２と引算回路３の誤差分である。このαの値
は、Ｄ−Ａ変換回路１の出力をサンプルホールドした後
、Ｄ−Ａ変換回路１のデジタル入力データを変化させず
に引算させることによりＡ引算回路３の出力側に出力さ
れるため、正確に本回路で測定して求めることができる
。次に、Ｄ−Ａ変換回路１の出力をデジタル入力データ
１のままでサンプルホールドし、デジタル入力データを
２に設定すると、Ａ引算回路３の出力には（Ｓ Ｖ２−
Ｓ Ｖｔ＋ ａ ）の電゛圧が出力される。これを続
けると、Ａ引算回路３の出力には、Ｄ−Ａ変換回路１の
デジタル入力データ設定値をｎとすると、（Ｓ Ｖｎ−
Ｓ Ｖ、−１＋α）で示す電圧が出力される。
である。第１図に示すように、８ビットＤ−Ａ変換回路
１と、Ｄ−Ａ変換回路１の出力信号をサンプルホールド
するサンプルホールド回路２と、Ｄ−Ａ変換回路１とサ
ンプルホールド回路２の出力信号を引算するＡ引算回路
３と、Ａ引算回路３の出力信号と入力端子６からの被変
換入力信号との引算を行うＢ引算回路４と、Ｂ引算回路
４からの出力信号を１２８倍に増幅する増幅回路５と、
増幅回路５の出力信号が入力端子６からの被変換入力信
号をスイッチ１４と１５によりどちらか一方を入力して
Ａ−Ｄ変換する１２ビツトのＡ−Ｄ変換回路７と、Ｄ−
Ａ変換回路ｌの入力データの設定、Ａ−Ｄ変換回路７の
Ａ−Ｄ変換開始制御及び変換データ読み取り、スイッチ
１１〜１５のアナログスイッチ制御回路８の制御データ
の設定、メモリ９へのデータ書き込み及び読み出し、デ
ータの加算、引算等の演算を行うＣＰＵ１０とにより構
成しである。・ 以上の構成により、まず、Ｄ−Ａへ変換回路１の出力電
圧を高精度でデジタル信号に変換し、メモリ９に記憶す
る動作について説明する。第２図はＤ−Ａ変換回路１の
デジタル入力データと出力電圧との関係を示す線図で、
デジタル入力データを零にしてサンプルホールド回路２
のスイッチ１１をオンにすると、Ｄ−Ａ変換回路１に零
が入力さ九ているときの出力電圧がサンプルホールド回
路２の出力側に出力される。スイッチ１１をオフすると
、サンプルホールド回路２の出方電圧はそのままホール
ドされる。スイッチ１２をオンにし、Ｄ−Ａ変換回路１
のデジタル入力データを１に設定すると、Ａ引算向路３
の出力には、第２図に示すＳＶｌ＋αの電圧が出力され
る。このαは、実際の動作のときに発生するサンプルホ
ールド回路２と引算回路３の誤差分である。このαの値
は、Ｄ−Ａ変換回路１の出力をサンプルホールドした後
、Ｄ−Ａ変換回路１のデジタル入力データを変化させず
に引算させることによりＡ引算回路３の出力側に出力さ
れるため、正確に本回路で測定して求めることができる
。次に、Ｄ−Ａ変換回路１の出力をデジタル入力データ
１のままでサンプルホールドし、デジタル入力データを
２に設定すると、Ａ引算回路３の出力には（Ｓ Ｖ２−
Ｓ Ｖｔ＋ ａ ）の電゛圧が出力される。これを続
けると、Ａ引算回路３の出力には、Ｄ−Ａ変換回路１の
デジタル入力データ設定値をｎとすると、（Ｓ Ｖｎ−
Ｓ Ｖ、−１＋α）で示す電圧が出力される。
次に、スイッチ１３をオフにして上記に示すＡ引算回路
３の出力信号をＢ引算回路４に入力し、スイッチ１４を
オン、スイッチ１５をオフにすると、Ａ−Ｄ変換回路７
の入力には（Ｓ Ｖ、 −８Ｖｎ−ｔ＋α）ｘ１２８で
示される値の電圧が入力される。
３の出力信号をＢ引算回路４に入力し、スイッチ１４を
オン、スイッチ１５をオフにすると、Ａ−Ｄ変換回路７
の入力には（Ｓ Ｖ、 −８Ｖｎ−ｔ＋α）ｘ１２８で
示される値の電圧が入力される。
以上でＤ−Ａ変換回路１のデジタル入力データであるｎ
を１〜２５５まで変化させたときのＡ−Ｄ変換値を得る
ことができる。
を１〜２５５まで変化させたときのＡ−Ｄ変換値を得る
ことができる。
次に、上記したαの値もαＸ１２８の値でＡ−Ｄ変換し
て求めることができるから、（ＳＶｎ−８Ｖｎ−ｘ＋α
）ｘ１２８で示される値を求めた変換値すべてからαＸ
１２８をＣＰＵｌ０により引算すると、（Ｓ Ｖｎ−Ｓ
Ｖｏ−１） Ｘ １２８のｎ＝１〜２５５の値が求め
られる。
て求めることができるから、（ＳＶｎ−８Ｖｎ−ｘ＋α
）ｘ１２８で示される値を求めた変換値すべてからαＸ
１２８をＣＰＵｌ０により引算すると、（Ｓ Ｖｎ−Ｓ
Ｖｏ−１） Ｘ １２８のｎ＝１〜２５５の値が求め
られる。
Ｄ−Ａ変換回路１のデジタル入力データが１のときの値
は、（ＳＶｌ−３Ｖｏ）となるが、ＳＶｏの値は、スイ
ッチ１２をオフにしてＤ−Ａ変換回路１のデジタル入力
データがＯのときのＡ−Ｄ変換回路１と同じになるよう
に、Ｄ−Ａ変換回路１の零調と、サンプルホールド回路
２の零調により雲に調整しておく。これにより、Ｄ−Ａ
変換回路１のデジタル入力データが１のときの値は、Ｓ
ＶＩとなり、デジタル入力データが２のときの値は、ｎ
＝２のときに求めたＡ−Ｄ変換データと、ＳＶｚを加算
することによりＳＶ２が求まる。以上のように、前回求
めた値に次のｎの値のＡ−Ｄ変換値を加算することによ
り、デジタル入力データｎのときの出力電圧を１２８倍
の精度のＡ−Ｄ変換値として求めることが可能となる。
は、（ＳＶｌ−３Ｖｏ）となるが、ＳＶｏの値は、スイ
ッチ１２をオフにしてＤ−Ａ変換回路１のデジタル入力
データがＯのときのＡ−Ｄ変換回路１と同じになるよう
に、Ｄ−Ａ変換回路１の零調と、サンプルホールド回路
２の零調により雲に調整しておく。これにより、Ｄ−Ａ
変換回路１のデジタル入力データが１のときの値は、Ｓ
ＶＩとなり、デジタル入力データが２のときの値は、ｎ
＝２のときに求めたＡ−Ｄ変換データと、ＳＶｚを加算
することによりＳＶ２が求まる。以上のように、前回求
めた値に次のｎの値のＡ−Ｄ変換値を加算することによ
り、デジタル入力データｎのときの出力電圧を１２８倍
の精度のＡ−Ｄ変換値として求めることが可能となる。
８ビットＤ−Ａ変換回路１の最大出力電圧がＩＯＶで、
１２ビットＡ−Ｄ変換回路７の入力電圧レンジが１０ｖ
で同じであり、Ｄ−Ａ変換回路１の１ビツト分出力電圧
を１２８倍すると、（１０（Ｖ）÷２５５×１２８句５
（ｖ） ）のように約５ｖになるため、約１２ビット
−１ビツト＝１１ビツトの値となる。
１２ビットＡ−Ｄ変換回路７の入力電圧レンジが１０ｖ
で同じであり、Ｄ−Ａ変換回路１の１ビツト分出力電圧
を１２８倍すると、（１０（Ｖ）÷２５５×１２８句５
（ｖ） ）のように約５ｖになるため、約１２ビット
−１ビツト＝１１ビツトの値となる。
Ｄ−Ａ変換回路１の出力電圧は、１１ビツトの値の２５
５倍であるから、１１ビツト＋８ビツト＝１９ビツトの
精度でＤ−Ａ変換回路１の出力はＡ−Ｄ変換され、メモ
リ９上に記憶される。
５倍であるから、１１ビツト＋８ビツト＝１９ビツトの
精度でＤ−Ａ変換回路１の出力はＡ−Ｄ変換され、メモ
リ９上に記憶される。
次に、実際の被変換入力信号のＡ−Ｄ変換の動作につい
て説明する。入力端子６から入力された被変換入力信号
は、まず、スイッチ１５がオン。
て説明する。入力端子６から入力された被変換入力信号
は、まず、スイッチ１５がオン。
スイッチ１４．１３がオフの状態でそのまま１２ビット
Ａ−Ｄ変換回路７に入力され、１２ビットのＡ−Ｄ変換
が行われる。ＣＰＵｌ０は１２ビットＡ−Ｄ変換回路７
の出力データを読み取り、上位８ビツトをメモリ９に記
憶すると同時に、Ｄ−Ａ変換回路１のデジタル入力デー
タとして設定する。このとき、Ｄ−Ａ変換回路１の出力
電圧が１２ビットＡ−Ｄ変換回路７に入力している電圧
よりＤ−Ａ変換回路１の１ビツト分の電圧以内で低い電
圧になるように、基準電圧源１６の電圧を分配する可変
抵抗１７により調整されている。次に、スイッチ１２と
１５をオフにして、スイッチ１３と１４をオンにしてＤ
−Ａ変換回路１の出力電圧により被変換入力信号電圧を
引算した後、１２８倍に増幅器５で増幅し、１２ビット
Ａ−Ｄ変換回路７に入力してＡ−Ｄ変換する。ＣＰＵ１
０はＡ−Ｄ変換データ１２ビットの値を読み取り、前回
のＡ−Ｄ変換値上位８ピットのデータからＤ−Ａ変換回
路１から出力されている電圧に相当する１９ビット精度
のＡ−Ｄ変換データをメモリ９上から読み出し加算する
。これにより得られたデータは、被変換入力信号の１９
ビット精度のＡ−Ｄ変換値となる。
Ａ−Ｄ変換回路７に入力され、１２ビットのＡ−Ｄ変換
が行われる。ＣＰＵｌ０は１２ビットＡ−Ｄ変換回路７
の出力データを読み取り、上位８ビツトをメモリ９に記
憶すると同時に、Ｄ−Ａ変換回路１のデジタル入力デー
タとして設定する。このとき、Ｄ−Ａ変換回路１の出力
電圧が１２ビットＡ−Ｄ変換回路７に入力している電圧
よりＤ−Ａ変換回路１の１ビツト分の電圧以内で低い電
圧になるように、基準電圧源１６の電圧を分配する可変
抵抗１７により調整されている。次に、スイッチ１２と
１５をオフにして、スイッチ１３と１４をオンにしてＤ
−Ａ変換回路１の出力電圧により被変換入力信号電圧を
引算した後、１２８倍に増幅器５で増幅し、１２ビット
Ａ−Ｄ変換回路７に入力してＡ−Ｄ変換する。ＣＰＵ１
０はＡ−Ｄ変換データ１２ビットの値を読み取り、前回
のＡ−Ｄ変換値上位８ピットのデータからＤ−Ａ変換回
路１から出力されている電圧に相当する１９ビット精度
のＡ−Ｄ変換データをメモリ９上から読み出し加算する
。これにより得られたデータは、被変換入力信号の１９
ビット精度のＡ−Ｄ変換値となる。
本実施例によれば、１９ビツトのＡ−Ｄ変換を１００μ
Ｓで実行するＡ−Ｄ変換器を提供できる。
Ｓで実行するＡ−Ｄ変換器を提供できる。
なお、得られる分解能と変換時間は、Ａ−Ｄ変換器７の
変換ビット数をｎ、変換時間をｔ。、Ｄ−Ａ変換器１の
変換ビット数ｍ、変換時間をｔｌとすると、 変換ビット数＝ｎ＋ｍ−１ 変換時間＝ｔｎ＋ｔ、＋ｔα＋ｔ ｃｐｕここに、ｔα
；スイッチと増幅回路の応答時間ｔｃｐｕ；ＣＰＵｌ０
の動作時間 となり、１６〜２０ビツトの高精度Ａ−Ｄ変換器を提供
できる。
変換ビット数をｎ、変換時間をｔ。、Ｄ−Ａ変換器１の
変換ビット数ｍ、変換時間をｔｌとすると、 変換ビット数＝ｎ＋ｍ−１ 変換時間＝ｔｎ＋ｔ、＋ｔα＋ｔ ｃｐｕここに、ｔα
；スイッチと増幅回路の応答時間ｔｃｐｕ；ＣＰＵｌ０
の動作時間 となり、１６〜２０ビツトの高精度Ａ−Ｄ変換器を提供
できる。
以上説明したように、本発明によれば、低分解能のＡ−
Ｄ変換回路と低分解能のＤ−Ａ変換回路１個の組み合わ
せで高分解能のＡ−Ｄ変換器を構成できるという効果が
ある。
Ｄ変換回路と低分解能のＤ−Ａ変換回路１個の組み合わ
せで高分解能のＡ−Ｄ変換器を構成できるという効果が
ある。
第１図は本発明のＡ−Ｄ変換器の一実施例を示す回路図
、第２図は第１図のＤ−Ａ変換回路のデジタル入力デー
タと出力電圧との関係を示す線図である。
、第２図は第１図のＤ−Ａ変換回路のデジタル入力デー
タと出力電圧との関係を示す線図である。
Claims (1)
- １、Ｄ−Ａ変換回路と、該Ｄ−Ａ変換回路の出力信号を
サンプルホールドするサンプルホールド回路と、前記Ｄ
−Ａ変換回路の出力信号と前記サンプルホールド回路の
出力信号の引算をする引算回路と、該引算回路の出力信
号と被変換信号の引算をしてこの引算された信号を増幅
する引算増幅回路と、該引算増幅回路の前記被変換信号
の入力を遮断することを可能とするスイッチ回路と、前
記被変換信号と前記引算増幅回路の出力信号のいずれか
を選択してＡ−Ｄ変換するＡ−Ｄ変換回路とにより構成
されたことを特徴とするＡ−Ｄ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253778A JPH0197019A (ja) | 1987-10-09 | 1987-10-09 | Ａ−ｄ変換器 |
| US07/253,608 US4924224A (en) | 1987-10-09 | 1988-10-05 | High-accuracy A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253778A JPH0197019A (ja) | 1987-10-09 | 1987-10-09 | Ａ−ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0197019A true JPH0197019A (ja) | 1989-04-14 |
Family
ID=17256015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62253778A Pending JPH0197019A (ja) | 1987-10-09 | 1987-10-09 | Ａ−ｄ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4924224A (ja) |
| JP (1) | JPH0197019A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4030620A1 (de) * | 1990-09-27 | 1992-04-02 | Siemens Ag | Verfahren zur datenreduktion in der digitalen verarbeitung einer folge von signalwerten |
| US6225059B1 (en) | 1993-11-01 | 2001-05-01 | Nanogen, Inc. | Advanced active electronic devices including collection electrodes for molecular biological analysis and diagnostics |
| US6331274B1 (en) | 1993-11-01 | 2001-12-18 | Nanogen, Inc. | Advanced active circuits and devices for molecular biological analysis and diagnostics |
| US5965452A (en) | 1996-07-09 | 1999-10-12 | Nanogen, Inc. | Multiplexed active biologic array |
| US6229469B1 (en) * | 1999-04-13 | 2001-05-08 | Agere Systems Guardian Corp. | Adaptive differential ADC architecture |
| US7267751B2 (en) * | 2002-08-20 | 2007-09-11 | Nanogen, Inc. | Programmable multiplexed active biologic array |
| USRE44893E1 (en) | 2004-03-26 | 2014-05-13 | Hanwha Azdel, Inc. | Fiber reinforced thermoplastic sheets with surface coverings |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274515A (ja) * | 1985-05-30 | 1986-12-04 | Hitachi Ltd | Ａ−ｄ変換器 |
| JPS62204617A (ja) * | 1986-03-05 | 1987-09-09 | Seiko Instr & Electronics Ltd | 高分解能ａ／ｄコンバ−タ |
-
1987
- 1987-10-09 JP JP62253778A patent/JPH0197019A/ja active Pending
-
1988
- 1988-10-05 US US07/253,608 patent/US4924224A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4924224A (en) | 1990-05-08 |
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