JPH0197035A - 時間スイツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタルデータの交換或は回線編集等に用
いる時間スイッチ回路に関する。

〔従来の技術〕

ディジタルデータの交換或は回線編集等においては、ハ
イウェイ上のタイムスロットの入れ換えによってスイッ
チングを行う時間スイッチ回路が用いられる。ジョン・
ベラミ（Ｊｏｈｎ　Ｂｅｌｌａｍｙ）著、笹本今監訳「
最新ディジタル電話通信」第１５４頁から第１５７頁に
述べられているように。

従来、時間スイッチ回路としては、例えば第４図にある
ものが用いられていた。第４図の時間スイッチは、連続
書き込みランダム読み出し形式のものであり、ハイウェ
イ上のデータの書き込み及び読み出しが可能なデータメ
モリ１０、書き込みアドレスを発生するカウンタ５０．
読み出しアドレスを記憶する読み出し制御メモリ２１と
から構成される。入ハイウェイ４０のデータはカウンタ
５ｏが発生するアドレスに従い、データメモリ１０の連
続したアドレスに順次書き込まれる。又、読み出し制御
メモリ２１が発生するアドレスに従ってデータメモリ１
０より出ハイウェイ４１にデータが読み出される０以上
の動作により入ハイウェイ４０と出ハイウェイ４１との
間でタイムスロットの入れ換えが行なわれる。

〔発明が解決しようとする問題点〕

交換と回線編集とを縦続に行う場合、或は、小束単位の
回線編集と大束単位の回線編集とを縦続に行う場合があ
るが、上記従来の時間スイッチ回路を用いてこれらの機
能を実現しようとすると、交換及び各単位の回線編集機
能毎に時間スイッチ回路を必要とする。このため、メモ
リを多く必要とするとともに、スイッチングに伴うデー
タの遅延時間が増大するという問題があった。

又、これらの問題を避けるため、縦続した各スイッチン
グ機能をソフトウェアにより１段のスイッチング機能に
変換して、従来の時間スイッチ回路を１回路だけ用いて
縦続したスイッチング機能を実現する方法が考えられる
が、変換処理のソフトウェアに大きな負担がかかるとい
う問題がある。

本発明の目的は、ソフトウェアに負担をかけることなく
、縦続した２段のスイッチング機能を１回路の時間スイ
ッチング回路のみで実現可能であり遅延時間の増大が防
止できるような時間スイッチ回路を提供することにある
。　　　′〔問題点を解決するための手段〕 上記目的は、ハイウェイ上のデータの書き込み及び読み
出しが可能な第１のデータメモリと、第１のデータメモ
リの書き込みアドレスを記憶するための第１の制御メモ
リと、第１のデータメモリの読み出しアドレスを記憶す
る第２の制御メモリとより時間スイッチ回路を構成する
ことにより達成される。

或は、第１のハイウェイ上のデータを記憶する第２及び
第３のデータメモリと、第２のハイウェイ上のデータを
記憶する第４及び第５のデータメモリと、第４のデータ
メモリの書き込みアドレスを記憶する第３の制御メモリ
と、第２及び第４のデータメモリの読み出しアドレス及
び第２及び第４のデータメモリの出力より一方を選択す
るための制御データを記憶する第４の制御メモリと、前
記第３のデータメモリの書き込みアドレスを記憶する第
５の制御メモリと、前記第３及び第５のデータメモリの
読み出しアドレス及び該第３及び第５のデータメモリの
出力より一方を選択するための制御データを記憶する第
６の制御メモリとから時間スイッチ回路を構成すること
により達成される。

〔作用〕

第１の制御メモリには第１のスイッチング制御機能を実
現するための第１のデータメモリの書き込みアドレスが
記憶されている。又、第２の制御メモリには第２のスイ
ッチング制御機能を実現するための第１のデータメモリ
からの読み出しアドレスが記憶されている。ハイウェイ
上のデータは第１の制御メモリから出力される書き込み
アドレスに従って第１のデータメモリに書き込まれ、第
２の制御メモリから出力される読み出しアドレスに従っ
て第１のデータメモリより読み出される。

又、第３の制御メモリには第２のハイウェイから第１の
ハイウェイに接続されるデータに関する第３のスイッチ
ング制御機能を実現するための第４のデータメモリの書
き込みアドレスが記憶されている。第４の制御メモリに
は第４のスイッチング制御機能を実現するための第２及
び第４のデータメモリの読み出しアドレス及び第２及び
第４のデータメモリの出力より一方を選択するための制
御データが記憶されている。第５の制御メモリには第１
のハイウェイから第２のハイウェイに接続されるデータ
に関する第４のスイッチング制御機能を実現するための
第３のデータメモリの書き込みアドレスが記憶されてい
る。第６の制御メモリには第３のスイッチング制御機能
を実現するための第３及び第５のデータメモリの読み出
しアドレス及び第３及び第５のデータメモリの出力より
一方を選択するための制御データが記憶されている。

第］のハイウェイのデータは、第２のデータメモリの連
続したアドレスに順次書き込まれると同時に、第５の制
御メモリが出力するアドレスに従い第３のデータメモリ
に書き込まれる。又、第２のハイウェイのデータは、第
５のデータメモリの連続したアドレスに順次書き込まれ
ると同時に、第３の制御メモリが出力するアドレスに従
い第４のデータメモリに書き込まれる。第２及び第４の
データメモリに書き込まれたデータは、第４の制御メモ
リが出力す−る内容に従って読み出され且つ一方が選択
されて第１のハイウェイの出力側に出力される。第３及
び第５のデータメモリに書き込まれたデータは、第６の
制御メモリが出力する内容に従って読み出され且つ一方
が選択されて第２のハイウェイの出力側に出力される。

これによって。

第１のハイウェイより入力して第１のハイウェイに接続
されるデータは第４の制御メモリが記憶している制御内
容によって第４のスイッチング制御を受ける。第１のハ
イウェイから第２のハイウェイに接続されるデータは第
５の制御メモリが記憶している制御内容によって第４の
スイッチング制御を受けた後に制御メモリ６が記憶して
いる制御内容によって第３のスイッチング制御を受ける
。

第２のハイウェイより入力して第２のハイウェイに接続
されるデータは第６の制御メモリが記憶している制御内
容によって第３のスイッチング制御を受ける。第２のハ
イウェイから第１のハイウェイに接続されるデータは第
３の制御メモリが記憶している制御内容によって第３の
スイッチング制御を受けた後に第４の制御メモリが記憶
している制御内容によって第４のスイッチング制御を受
ける。

これにより、縦続して２段のスイッチング機能を１回路
の時間スイッチング回路で実現している。

〔実施例〕

以下、本発明の詳細な説明する。

第１図は本発明の第１の実施例の構成を示したものであ
り、入ハイウェイ４０．出ハイウェイ　　４１、データ
メモリ１０．書き込み制御メモリ２０、読み出し制御メ
モリ２１とから構成される。

第１の実施例は片方向回線を収容するスイッチング回路
であり、例えば、回線編集と交換を行う。

回線編集の制御は書き込み制御メモリ２０によって行い
、交換の制御は読み出し制御メモリ２１によって行う。

入ハイウェイ４０のデータは書き込み制御メモリ２０が
出力するアドレスに従ってデータメモリ１０に書き込ま
れる。これにより回線編集が行なわれる。又、データメ
モリ１０に書き込まれたデータは読み出し制御メモリ２
１が出力するアドレスに従って出ハイウェイ４１に読み
出される。これにより交換が行なわれる。

第２図は本発明の第２の実施例の構成を示したものであ
り、送信側の回路を構成する送信側入ハイウェイ４２．
送信側出ハイウェイ４３．送信データメモリ１１．送信
書き込み制御メモリ２２゜送信読み出し制御メモリ２３
、及び、受信側の回路を構成する受信側入ハイウェイ４
５．受信側出ハイウェイ４４．受信データメモリ１２．
受信書き込み制御メモリ２５．受信読み出し制御メモリ
２４とから構成される。第２の実施例は双方向回線を収
容するスイッチング回路であり、第１の実施例と同様に
例えば回線編集と交換を行う。回線編集の制御は送信読
み出し制御メモリ２３及び受信書き込み制御メモリ２５
によって行い、交換の制御は送信書き込み制御メモリ２
２及び受信読み出し制御メモリ２４によって行う、送信
個人ハイウェイ４２のデータが送信書き込み制御メモリ
２２の出力するアドレスに従って送信データメモリ１１
に書き込まれたことによって送信側の交換制御が行なわ
れ、送信データメモリ１１に書き込まれたデータが送信
読み出し制御メモリ２３の出力するアドレスに従って送
信側出ハイウェイ、に読み出されることによって送信側
の回線編集制御が行なわ九る。又、受信何人ハイウェイ
４５のデータが受信書き込み制御メモリ２５の出力する
アドレスに従って受信データメモリ１２に書き込まれる
ことによって受信側の回線編集制御が行なわれ。

受信データメモリ１２に書き込まれたデータが受信読み
出し制御メモリ２４の出力するアドレスに従って受信側
出ハイウェイ４４に読み出されることによって受信側の
交換制御が行なわれる。

第３図は本発明の第３の実施例の構成を示したものであ
る。第３の実施例は、伝送路個人ハイウェイ４６．伝送
路側出ハイウェイ４７．信号個人ハイウェイ４９．信号
側出ハイウェイ４８．データメモリ１３，１４，１５，
１６、書き込み制御メモリ２６．２８、読み出し制御メ
モリ２７゜２９、カウンタ５０，５１、セレクタ６０．
６１より構成される。第３の実施例は双力向回線と片方
向回線の両者を収容し、伝送路側ハイウェイと信号側ハ
イウェイとの間で回線を接続すると同時に、伝送路側ハ
イウェイから伝送路側ハイウェイへの折り返し、及び、
信号側ハイウェイから信号側ハイウェイへの折り返しが
可能となるものである。伝送路側ハイウェイと信号側ハ
イウェイとの間の接続では交換と回線編集を行い、伝送
路側ハイウェイから伝送路側ハイウェイへの接続では回
線編集のみを行い、信号側ハイウェイから信号ハイウェ
イへの接続で、は交換のみを行う０回線編集の制御は読
み出し制御メモリ２７及び書き込み制御メモリ２８によ
って行なわれ、交換の制御は読み出し制御メモリ２９及
び書き込み制御メモリ２６によって行なわれる。伝送路
側入ハイウェイ４６のデータは、カウンタ５ｏの出力す
るアドレスに従ってデータメモリ１３の連続したアドレ
スに順次書き込まれる。又、伝送路側入ハイウェイ４６
のデータは、同時に、書き込み制御メモリ２８が出力す
るアドレスに従ってデータメモリ１５に書き込まれる。

このデータメモリ１５への書き込みによって、伝送路側
ハイウェイから信号側ハイウェイへの接続における回線
編集機能が実現される。同様にして、信号個人ハイウェ
イ４８のデータは、カウンタ５１が出力するアドレスに
従ってデータメモリ１６の連続したアドレスに順次書き
込まれる。又、信号側入ハイウェイのデータは、同時に
、書き込み制御メモリ２６が出力するアドレスに従って
データメモリ１４に書き込まれる。このデータメモリ１
４への書き込みによって、信号側ハイウェイから伝送路
側ハイウェイへの接続における交換機能が実現される。

データメモリ１３及び１４に書き込まれたデータは、読
み出し制御メモリ２７が出力するアドレスに従って読み
出され、セレクタ６０に送られる。セレクタ６０では、
読み出し制御メモリ２７が出力する制御データに従って
データメモリ１３の出力とデータメモリ１４の出力とか
ら一方を選択した伝送路側ハイウェイ４７に出力する。

データメモリ１３及び１４からの読み出し及びセレクタ
６０における選択によって、伝送路側ハイウェイから伝
送路側ハイウェイへの接続、及び信号側ハイウニから伝
送路側ハイウェイへの接続における回線編集機能が実現
される。又、データメモリ１５及び１６に書き込まれた
データは、読み出し制御メモリ２９が出力するアドレス
に従って読み出され、セレクタ６１に送られる。セレク
タ６１では、読み出し制御メモリ２９が出力する制御デ
ータに従ってデータメモリ１５の出力とデータメモリ１
６の出力とから一方を選択して信号側出ハイウェイ４９
に出力する。データメモリー５及び１６からの読み出し
及びセレクタ６１における選択によって、信号側ハイウ
ェイから信号側ハイウェイへの接続、及び伝送路側ハイ
ウェイから信号側ハイウェイへの接続における交換機能
が実現される。

〔発明の効果〕

本発明では、データメモリに対して書き込み制御メモリ
と読み出し制御メモリの両者を設けて、縦続して２段の
スイッチング機能をデータメモリ１回通過するだけで実
現可能な構成を採っている。

このため、それぞれのスイッチング機能を、それぞれが
データメモリと制御メモリとから成る独立した２個の時
間スイッチによって実現する場合に比べ、データの遅延
時間を平均−に短縮することができる、又、２段のスイ
ッチング機能をソフトウェアを用いて１段のスイッチン
グ機能に変換する必要がないため、ソフトウェアには負
担ばかからない。

【図面の簡単な説明】

第１図、第２図及び第３図は、各々、本発明の実施例の
構成図、第４図は従来の回路の構成図である。 １０・・・データメモリ、１１・・・送信データメモリ
。 １２・・・受信データメモリ、１３〜１６・・・データ
メモリ、２０・・・書き込み制御メモリ、２１・・・読
み出し制御メモリ、２２・・・送信書き込み制御メモリ
、２３・・・送信読み出し制御メモリ、２４・・・受信
読み出し制御メモリ、２５・・・受信書き込み制御メモ
リ、２６．２８・・・書き込み制御メモリ、２７．２９
・・・読み出し制御メモリ、５０，５１・・・カウンタ
１、第　１　図 １０・・ヂータメ七す ２０・・害芳し９チ帛Ｉ嚇甲メ五す ２１・・會たｊチぬＬ帛りを丁メモ９ 第　２　口 ／ｌ・・・、送信デ−タメモリ 五２４．受信デーク〆モ９

Claims (1)

1. 【特許請求の範囲】 １、ハイウェイ上のデータの書き込み及び読み出しが可
   能な第１のデータメモリと、該第１のデータメモリの書
   き込みアドレスを記憶する第１の制御メモリと、該第１
   のデータメモリの読み出しアドレスを記憶する第２の制
   御メモリとよりなる時間スイッチ回路。 ２、第１のハイウェイ上のデータを記憶する第２及び第
   ３のデータメモリと、第２のハイウェイ上のデータを記
   憶する第４及び第５のデータメモリと、前記第４のデー
   タメモリの書き込みアドレスを記憶する第３の制御メモ
   リと、前記第２及び第４のデータメモリの読み出しアド
   レス及び該第２及び第４のデータメモリの出力より一方
   を選択するための制御データを記憶する第４の制御メモ
   リと、前記第３のデータメモリの書き込みアドレスを記
   憶する第５の制御メモリと、前記第３及び第５のデータ
   メモリの読み出しアドレス及び該第３及び第５のデータ
   メモリの出力より一方を選択するための制御データを記
   憶する第６の制御メモリとからなる時間スイッチ回路。