JPH0368046A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 情報処理システムにおいて、処理装置が保有するアドレ
ス空間より大きい記憶領域を具備するメモリにアクセス
する為のメモリアクセス方式に関し、 メモリが複数のブロックに区分され、共通アドレスによ
り特定のブロックの共通領域にアクセスする場合にも、
他のブロックにアクセス不可能な記憶領域が生ずるのを
防止することを目的とし、メモリをそれぞれ所定のアド
レス領域を有する複数のプロ・ンクに区分し、且つ各ブ
ロックを、それぞれ複数のサブブロックに区分し、それ
ぞれブロックを指定するブロック番号、およびサブブロ
ックを指定するサブブロック番号を保持する一乃至複数
の保持手段と、メモリに対するアドレスを受信した場合
に、アドレスの所定の一部をサブブロック番号として受
信し、一乃至複数の保持手段の中から一つの保持手段を
選択し、選択した保持手段が保持するブロック番号およ
びサブブロック番号をメモリに印加する選択手段とを設
け、選択手段から印加されるブロック番号およびサブブ
ロック番号と、アドレスの残部とにより、メモリの所望
の記憶領域にアクセス可能とする様に構成する。

（産業上の利用分野） 本発明は情報処理システムにおいて、処理装置が保有す
るアドレス空間より大きい記憶領域を具備するメモリに
アクセスする為のメモリアクセス方式に関する。

〔従来の技術〕

第３図は従来あるメモリアクセス方式の一例を示す図で
ある。

第３図において、メモリ１は、図示されぬ処理装置が保
有するアドレス空間の二倍の記憶領域を具備しているも
のとする。

かかるメモリ１に所望の記憶領域にアクセスする為に、
前記処理装置はメモリ１をそれぞれアドレス空間に等し
い記憶領域を有する三つのブロック１１．１２および１
３に区分し、各ブロック１１．１２および１３にそれぞ
れブロック番号ｂ１、ｂｔおよびｂ３を付与して置き、
メモリ１の任意の記憶領域にアクセスするに先立ち、ブ
ロックレジスタ（ＢＲ）２１にブロック番号す、　、ｂ
。

およびす、を設定すると、ブロック番号す、、ｂ２およ
びす、は変換部（ＣＮＶ）２２を介してデコーダ（ＤＥ
Ｃ）３に伝達され、デコーダ（ＤＥＣ）３により対応す
る活性化信号ｅｌｓｅ！またはｅ３に変換されて８亥当
するブロック１１．１２または１３を活性化し、アクセ
ス可能とする。

なおブロック１１の、アドレス空間　（以後共通アドレ
ス空間と称する）により指定される一部の記憶領域１１
０（以後共通領域１１０と称する）には、当該情報処理
システムに固有の情報が格納されている。

デコーダ（ＤＥＣ）２３は、前記処理装置から出力され
るアドレスａを監視しており、共通アドレスａｃが出力
されると、変換部（ＣＮＶ）２２を制御し、デコーダ（
ＤＥＣ）２１から出力されるブロック番号す、、ｂ、お
よびす、を、総て活性化信号ｅ、に変換する。

その結果、共通アドレス空間が出力された場合には、無
条件にブロック１１の共通領域１１０にアクセスするこ
ととなる。

その結果、ブロック１２および１３の共通アドレスａｃ
に対応する記憶領域１２０および１３０は、前記処理装
置からはアクセス不可能な領域となる。

〔発明が解決しようとする課題〕

以上の説明から明らかな如く、従来あるメモリアクセス
方式においては、前記処理装置が共通アドレスａ、壱メ
モリ１に伝達する場合には、ブロック１１の共通領域１
１０のみにアクセスを可能としている為、他のブロック
１２および１３の共通アドレスａｃに対応する記憶領域
１２０および１３０にはアクセス不可能となり、メモリ
１が大容量となり、ブロック数が増加するに伴い、アク
セス不可能な記憶領域が増大する問題点があった。

本発明は、メモリが複数のブロックに区分され、共通ア
ドレスにより特定のブロックの共通領域にアクセスする
場合にも、他のブロックにアクセス不可能な記憶領域が
生ずるのを防止することを目的とする。

〔課題を解決するための手段］ 第１図は本発明の原理を示す図である。

第１図において、１はメモリである。

１１、・・・　Ｉｎは、本発明によりメモリ１に設けら
れた複数のブロックである。

１１１、・・・、ｎｍは、本発明により各ブロック１１
、・・・　１ｎに設けられたサブブロックである。

２００は、本発明により一乃至複数段けられた保持手段
である。

３００は、本発明により設けられた選択手段である。

〔作用〕

各ブロック１１乃至１ｎは、それぞれ所定のアドレス領
域を有し、それぞれ所定のブロック番号すを付与されて
おり、また各サブブロック１１１、・・・　１．ｎｍも
、それぞれ所定のサブブロック番号Ｓを付与されている
。

各保持手段２００は、それぞれ指定されたブロック番号
ｂ、およびサブブロック番号Ｓを保持する。

選択手段３００は、メモリ１に対するアドレスａを受信
した場合に、アドレスａの所定の一部をサブブロック番
号Ｓとして受信し、一乃至複数の保持手段２００の中か
ら一つの保持手段２００を選択し、選択した保持手段２
００が保持するブロック番号すおよびサブブロック番号
Ｓをメモリ１に印加する。

メモリ１は、選択手段３００から印加されるブロック番
号すおよびサブブロック番号Ｓと、アドレスａの残部と
により、所望の記憶領域にアクセス可能となる。

従って、所要のブロック番号およびサブブロック番号を
予め保持手段に設定して置くことにより、メモリ内の任
意のブロックおよびサブブロックにアクセス可能となり
、アクセス不可能な記憶領域を除去可能となる。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例によるメモリアクセス方式を
示す図である。なお、企図を通じて同一符号は同一対象
物を示す。

第２図においては、メモリ１は、図示されぬ処理装置が
保有するアドレス空間の二倍の記憶領域を具備しており
、それぞれアドレス空間と同一の記憶領域を有し、それ
ぞれブロック番号す、、ｂ２およびｂ３を付与される三
つのブロック１１゜１２および１３に区分されており、
また各ブロック１１，１２および１３は、それぞれ同一
記憶領域を有し、それぞれサブブロック番号ｓ０乃至Ｓ
、を付与される四組のサブブロック１１０ｓ乃至１１３
ｓ、１２０ｓ乃至１２３ｓおよび１３０ｓ乃至１３３Ｓ
に区分されている。

なお、各ブロック１１．１２および１３内の、サブブｏ
　ツクｌｌＯｓ、１２０ｓおよび１３０ｓに付与された
アドレスａ。の上位二指はサブブロック番号Ｓｏ　　（
例えば「００」）、またサブブロック１１１Ｓ、１２１
ｓおよび１３１ｓに付与されたアドレス空間の上位二指
はサブブロック番号Ｓ＋　　（例えばｒｏＩＪ）、また
サブブロック１１２Ｓ、１２２Ｓおよび１３２ｓに付与
されたアドレスバス８の上位二指はサブブロック番号ｓ
２　（例えば「１０」）、更にサブブ０７り１１３ｓ、
１２３ｓおよび１３３ｓに付与されたアドレスバス８の
上位二指はサブブロック番号Ｓ＝　　（例えば「１１」
）とし、各アドレスａｃｓａ１１乃至ａｓ３の三重以下
は、それぞれサブブロック内アドレスａとする。

また第２図においては、第１図における保持手段２００
として、三組のレジスタ（ＲＥＧ）５１．５２および５
３が設けられ、また第１図における選択手段３００とし
てデコーダ（ＤＥＣ）６およびゲート７１．７２および
７３が設けられている。

第２図において、図示されぬ処理装置が、メモリ１のサ
ブブロックｌｌＯｓ、１２０ｓ、１３０ＳおよびＩＬＩ
ｓにアクセスを行うものとすると、前記処理装置は、先
ずアドレスバス８にレジスタ（ＲＥＧ）５１に付与され
たアドレスバス８を送出し、またデータバス９に、ブロ
ック１２を指定するブロック番号ｂ２およびサブブロッ
ク１２０Ｓを指定するサブブロック番号ｓ０を送出し、
更に書込信号線１０１に書込信号Ｗを送出すると、書込
信号Ｗを受信したデコーダ（ＤＥＣ）４は活性化され、
アドレスバス８を経由して受信したアドレスバスＩをク
ロック信号Ｃｉに変換してレジスタ（Ｒ，ＥＣ）５１に
入力する。

その結果、レジスタ（ＲＥＧ）５１は、データバス９を
経由して受信したブロック番号ｂ２およびサブブロック
番号Ｓ０を蓄積し、ゲート７１に伝達する。

次に処理装置は、アドレスバス８にレジスタ（ＲＥＧ）
５２に付与されたアドレスバス□を送出し、またデータ
バス９に、ブロック１３を指定するブロック番号ｂ３お
よびサブブロック１３０ｓを指定するサブブロック番号
Ｓｏを送出し、更に書込信号線１０１に書込信号Ｗを送
出すると、デコーダ（ＤＥＣ）４はアドレスバス８を経
由して受信したアドレスバスｚをクロック信号Ｃ２に変
換してレジスタ（ＲＥＧ）５２に入力し、レジスタ（Ｒ
ＥＧ）５２は、データバス９を経由して受信したブロッ
ク番号ｂｆｆおよびサブブロック番号Ｓ。を蓄積し、ゲ
ート７２に伝達する。

更に処理装置は、アドレスバス８にレジスタ（ＲＥＧ）
５３に付与されたアドレスバス３を送出し、またデータ
バス９に、ブロック１１を指定するブロック番号す、お
よびサブブロック１１１Ｓを指定するサブブロック番号
Ｓ、を送出し、更に書込信号線１０１に書込信号Ｗを送
出すると、デコーダ（ＤＥＣ）４はアドレスバス８を経
由して受信したアドレスバス３をクロック信号Ｃ３に変
換してレジスタ（Ｒ，ＥＣ）５３に入力し、レジスタ（
Ｒ，ＥＣ）５３は、データバス９を経由して受信したブ
ロック番号す、およびサブブロック番号Ｓ１を蓄積し、
ゲート７３に伝達する。

一方ゲート７０には、ブロック１１のサブブロック１１
０ｓ　（共通領域）を指定するブロック番号ｂ１および
サブブロック番号Ｓ０が、固定的に人力されている。

然しゲート７０乃至７３は、現時点では何れも遮断状態
に設定されており、それぞれ人力されるブロック番号す
、およびサブブロック番号Ｓ０、ブロック番号ｂ２およ
びサブブロック番号Ｓｏ、ブロック番号す、およびサブ
ブロック番号Ｓ。並びにブロック番号す、およびサブブ
ロック番号Ｓを出力することは無い。

かかる状態で、サブブロックｌｌＯｓにアクセスを試み
る前記処理装置は、アドレスバス８に共通アドレスバス
　Ｃ−５ｏ　＋ａ−ｓ）を送出すると、アドレスバス８
の内、サブブロック番号Ｓに相当する上位二指を伝送す
るサブブロック番号線８１は、サブブロック番号Ｓ０を
デコーダ（ＤＥＣ）６に伝達し、残るサブブロック内ア
ドレスａ−Ｓに相当する二指以下を伝送するサブブロッ
ク内アドレス線８２は、サブブロック内アドレスａ−３
をアドレスレジスタ（ＡＲ）２に伝達する。

常時活性化されているデコーダ（ＤＥＣ）６は、サブブ
ロック番号線８１を経由して受信するサブブロック番号
Ｓ０をゲート信号ｇ０に変換し、ゲート７０に伝達する
。

ゲート信号ｇ。を受信したゲー）７０は導通状態に設定
され、固定的に入力されるブロック番号す、をブロック
番号線（０２を経由してデコーダ（ＤＥＣ）３に伝達し
、またサブブロック番号Ｓ。をサブブロック番号線８１
１を経由してアドレスレジスタ（ＡＲ）２に伝達する。

その結果、アドレスレジスタ（ＡＲ）２には、ゲート７
０からサブブロック番号線８１′を経由して伝達された
サブブロック番号Ｓ０と、前記処理装置からサブブロッ
ク内アドレス線８２を経由して伝達されたサブブロック
内アドレスａ−ｓとが共通アドレスバスとして設定され
、メモリ１に伝達される。

一方デコーダ（ＤＥＣ）３は、ゲート７０からブロック
番号線１０２を経由して伝達されたブロック番号す、を
活性化信号ｅ、に変換し、ブロック１１に伝達する。

その結果、デコーダ（ＤＥＣ）３から活性化信号ｅ、を
受信したブロック１１が活性化され、アドレスレジスタ
（ＡＲ）２から受信した共通アドレスバスに対応するサ
ブブロック１１０Ｓ（共通領域）にアクセス可能となる
。

次に、サブブロック１２０ｓにアクセスを試みる前記処
理装置が、サブブロック１２０Ｓを指定するブロック番
号ｂ２およびサブブロック番号。

。を設定したレジスタ（ＲＥＧ）５１に対応するサブブ
ロック番号Ｓ、を上位二指とし、アクセス対象となるサ
ブブロック１２０ｓ内のサブブロック内アドレスａ−ｓ
を二指以下とするアドレスａをアドレスバス８に送出す
ると、アドレスバス８の内のサブブロック番号線８１は
サブブロック番号Ｓ１をデコーダ（ＤＥＣ）６に伝達し
、またサブブロック内アドレス線８２はサブブロック内
アドレスａ−Ｓをアドレスレジスタ（ＡＲ）２に伝達す
る。

デコーダ（ＤＥＣ）６は、サブブロック番号線８１を経
由して受信するサブブロック番号Ｓ１をゲート信号ｇ、
に変換し、ゲート７１に伝達する。

ゲート信号ｇ１を受信したゲート７１は導通状態に設定
され、レジスタ（ＲＥＧ）５１から入力されるブロック
番号ｂ２をブロック番号線１０２を経由してデコーダ（
ＤＥＣ）３に伝達し、またサブブロック番号Ｓ０をサブ
ブロック番号線８１“を経由してアドレスレジスタ（Ａ
Ｒ）２に伝達する。

その結果、アドレスレジスタ（ＡＲ）２には、ゲート７
１からサブブロック番号線８１′を経由して伝達された
サブブロック番号Ｓ０と、前記処理装置からサブブロッ
ク内アドレス線８２を経由して伝達されたサブブロック
内アドレスａ−ｓとがアドレスａ、として設定され、メ
モリｌに伝達される。

一方デコーダ（ＤＥＣ）３は、ゲート７１からブロック
番号線１０２を経由して伝達されたブロック番号ｂ２を
活性化信号ｅ２に変換し、ブロック１２に伝達する。

その結果、デコーダ（ＤＥＣ）３から活性化信号ｅ２を
受信したブロック１２が活性化され、アドレスレジスタ
（ＡＲ）２から受信したアドレスａｃに対応するサブブ
ロック１２０Ｓにアクセス可能となる。

次に、サブブロック１３０Ｓにアクセスを試みる前記処
理装置が、サブブロック１３０Ｓを指定するブロック番
号ｂ３およびサブブロック番号Ｓ。を設定したレジスタ
（ＲＥＧ）５２に対応するサブブロック番号Ｓ２を上位
二指とし、アクセス対象となるサブブロック１３０ｓ内
のサブブロック内アドレスａ−Ｓを二指以下とするアド
レスａをアドレスバス８に送出すると、アドレスバス８
の内のサブブロック番号線８１はサブブロック番号Ｓ２
をデコーダ（ＤＥＣ）６に伝達し、またサブブロック内
アドレス線８２はサブブロック内アドレスａ−Ｓをアド
レスレジスタ（ＡＲ）２に伝達する。

デコーダ（ＤＥＣ）６は、サブブロック番号線８１を経
由して受信するサブブロック番号Ｓ２をゲート信号ｇｔ
に変換し、ゲート７２に伝達する。

ゲート信号ｇ２を受信したゲート７２は導通状態に設定
され、レジスタ（ＲＥＧ）５２から入力されるブロック
番号す、をブロック番号線１０２を経由してデコーダ（
ＤＥＣ）３に伝達し、またサブブロック番号Ｓ０をサブ
ブロック番号線８１１を経由してアドレスレジスタ（Ａ
Ｒ）２に伝達する。

その結果、アドレスレジスタ（ＡＲ）２には、ゲート７
２からサブブロック番号線８１“を経由して伝達された
サブブロック番号Ｓ０と、前記処理装置からサブブロッ
ク内アドレス線８２を経由して伝達されたサブブロック
内アドレスａ−ｓとがアドレスａｃとして設定され、メ
モリ１に伝達される。

一方デコーダ（ＤＥＣ）３は、ゲート７２からブロック
番号線１０２を経由して伝達されたブロック番号ｂ３を
活性化信号ｅ、に変換し、ブロック１２に伝達する。

その結果、デコーダ（ＤＥＣ）３から活性化信号ｅ３を
受信したブロック１３が活性化され、アドレスレジスタ
（ＡＲ）２から受信したアドレスａｃに対応するサブブ
ロック１３０ｓにアクセス可能となる。

更に、サブブロック１１１ｓにアクセスを試みる前記処
理装置が、サブブロック１ｌｌｓを指定するブロック番
号す、およびサブブロック番号Ｓ東を設定したレジスタ
（ＲＥＧ）５３に対応するサブブロック番号Ｓ、を上位
二指とし、アクセス対象となるサブブロック１ｌｌｓ内
のサブブロック内アドレスａ−ｓを二指以下とするアド
レスａをアドレスバス８に送出すると、アドレスバス８
の内のサブブロック番号線８１はサブブロック番号Ｓ３
をデコーダ（ＤＥＣ）６に伝達し、またサブブロック内
アドレス線８２はサブブロック内アドレスａ−Ｓをアド
レスレジスタ（ＡＲ）２に伝達する。

デコーダ（ＤＥＣ）６は、サブブロック番号線８１を経
由して受信するサブブロック番号Ｓ３をゲート信号ｇ、
に変換し、ゲート７３に伝達する。

ゲート信号ｇ３を受信したゲート７３は導通状態に設定
され、レジスタ（ＲＥＧ）５’３から入力されるブロッ
ク番号す、をブロック番号線１０２を経由してデコーダ
（ＤＥＣ）３に伝達し、またサブブロック番号Ｓ、をサ
ブブロック番号線８１“を経由してアドレスレジスタ（
ＡＲ）２に伝達する。

その結果、アドレスレジスタ（ＡＲ）２には、ゲート７
３からサブブロック番号線８１１を経由して伝達された
サブブロック番号Ｓ、と、前記処理装置からサブブロッ
ク内アドレス線８２を経由して伝達されたサブブロック
内アドレスａ−ｓとがアドレスａ０として設定され、メ
モリ１に伝達される。

一方デコーダ（ＤＥＣ）３は、ゲート７３からブロック
番号線１０２を経由して伝達されたブロック番号す、を
活性化信号ｅｌに変換し、ブロック１１に伝達する。

その結果、デコーダ（ＤＥＣ）３から活性化信号ｅｌを
受信したブロック１１が活性化され、アドレスレジスタ
（ＡＲ）２から受信したアドレスバスに対応するサブブ
ロック１３０ｓにアクセス可能となる。

以上の説明から明らかな如く、本実施例によれば、サブ
ブロックｌｌＯｓ　（共通領域）を除く任意のサブブロ
ック１１１ｓ乃至１１３ｓ、１２Ｏ８乃至１２３ｓ、１
３０ｓ乃至１３３Ｓを指定するブロック番号す、乃至す
、およびサブブロック番号Ｓ０乃至ｓ３を予めレジスタ
（ＲＥＧ）５１乃至５３に設定した後、各レジスタ（Ｒ
ＥＧ）５１乃至５３に対応するサブブロック番号ｓ、乃
至Ｓ、を上位二指とするアドレスａを送出することによ
り、任意のサブブロック１１１Ｓ乃至１１３Ｓ、１２０
ｓ乃至１２３ｓ、１３０ｓ乃至１３３Ｓにアクセス可能
となる。なお共通領域であるサブブロック１１０ｓには
、従来通り共通アドレスバスを送出することにより、レ
ジスタ（ＲＥＧ）５１乃至５３に何等蓄積すること無く
アクセス可能となる。

なお、第２図はあく迄本発明の一実施例に過ぎず、例え
ばメモリ１の構成は図示されるものに限定されることは
無く、他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変わらない。

また保持手段２００および選択手段３００は、図示され
る三組のレジスタ（ＲＥＧ）５１乃至５３、およびデコ
ーダ（ＤＥＣ）６と四組のゲート７０乃至７３に限定さ
れることは無く、他に幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変わらない。

〔発明の効果〕

以上、本発明によれば、所要のブロック番号およびサブ
ブロック番号を予め保持手段に設定して置くことにより
、メモリ内の任意のブロックおよびサブブロックにアク
セス可能となり、アクセス不可能な記憶領域を除去可能
となる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例によるメモリアクセス方式を示す図、第３図は従来
あるメモリアクセス方式の一例を示す図である。 図において、１はメモリ、２はアドレスレジスタ（ＡＲ
）、３．４．６および２３はデコーダ（ＤＥＣ）、８は
アドレスバス、９はデータバス、１１乃至１３はブロッ
ク、２１はブロックレジスタ（ＢＲ）、２２は変換部（
ＣＮＶ）　、５１乃至５３はレジスタ（ＲＥＧ）　、７
０乃至７３はゲート、８１および８１°はサブブロック
番号線、８２はサブブロック内アドレス線、１０１は書
込信号線、１０２はブロック番号線、１１０は共通領域
、１１０Ｓ乃至１１３ｓ、１２０Ｓ乃至１２３ｓ、１３
０ｓ乃至１３３ｓはサブブロック、２０、ｆ−ｓ明のに
理囚 第　ｌ　図 従来あろ〆七ｑ７りじス方式 ％式％

Claims (1)

1. 【特許請求の範囲】 メモリ（１）をそれぞれ所定のアドレス領域を有する複
   数のブロック（１１、・・・、１ｎ）に区分し、且つ前
   記各ブロック（１１、・・・、１ｎ）を、それぞれ複数
   のサブブロック（１１１、・・・、１ｎｍ）に区分し、 それぞれ前記ブロック（１１、・・・、１ｎ）を指定す
   るブロック番号（ｂ）、および前記サブブロック（１１
   １、・・・、１ｎｍ）を指定するサブブロック番号（ｓ
   ）を保持する一乃至複数の保持手段（２００）と、 前記メモリ（１）に対するアドレス（ａ）を受信した場
   合に、前記アドレス（ａ）の所定の一部を前記サブブロ
   ック番号（ｓ）として受信し、前記一乃至複数の保持手
   段（２００）の中から一つの保持手段（２００）を選択
   し、前記選択した保持手段（２００）が保持する前記ブ
   ロック番号（ｂ）およびサブブロック番号（ｓ）を前記
   メモリ（１）に印加する選択手段（３００）とを設け、
   前記選択手段（３００）から印加される前記ブロック番
   号（ｂ）および前記サブブロック番号（ｓ）と、前記ア
   ドレス（ａ）の残部とにより、前記メモリ（１）の所望
   の記憶領域にアクセス可能とすることを特徴とするメモ
   リアクセス方式。