JPH0198184A - 拡張可能マルチポートランダムアククセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 政権光Ｊ 本発明はメモリ回路に関するものであって、更に詳細に
は、マルチプル読取及び／又は書込ポートを持ったラン
ダムアクセスメモリに関するものである。

従」０支術− 最近、メモリ内の各セルに対してマルチプルの入力及び
／又は出力ポートを持ったランダムアクセスメモリ（Ｒ
ＡＭ）が興味を集めつつある。これら種々のポートは同
時にアクセスすることが可能であり、その際に一層高速
でマルチプル即ち他数個の位置へのデータの流れを行な
わせることを可能としている。マルチプルポートＲＡＭ
が提供する動作速度は一層増加されている為、信号及び
画像処理、ワークステーション、及びＣＡＤターミナル
等の計算集約的なシステムにおいて使用するのに特に好
適である。この様なシステムにおいてマルチポートＲＡ
Ｍは増加された処理能力を与えることに加えて、マルチ
ポートＲＡＭはシステムの全体的設計を容易化させるこ
とを可能としている。

過去において、マルチポートＲＡＭは、０ＭＯ８技術で
実施されていた。例えば、Ｄｅｄｒｉｃｋの「マルチポ
ートレジスタファイルストリームライン信号処理（Ｍｕ
ｌｔｉ−Ｐｏｒｔ　Ｒｅｇｉｓｔｅｒ　Ｆｉｌｅ　Ｓｔ
ｒｅａｍｌｊｎｅｓ　Ｓｉｇｎａｌ　Ｐｒｃｅｓｓｉｎ
ｇ）Ｊ　、Ｅ　Ｄ　Ｎ、１９８４年１１月１５日、ｐｐ
、３０１−３０６、及びＤｅｄｒｉｃｋの「マルチポー
トレジスタファイルはデジタル信号処理を簡単化し且つ
高速化する（Ｍｕｌｔｉ−Ｐｏｒｔ　Ｒｅｇｉｓｔｅｒ
　Ｆｉｌｅ　Ｓｉｍｐｌｉｆｉｅｓ　ａｎｄ　５ｐｅｅ
ｄｓ　Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓ
ｉｎｇ）Ｊ　、　−ｔ−レフトロニックデザイン、１９
８４年５月１７日、Ｐρ、２１３−２２２、の文献を参
照すると良い。−船釣に言って、０ＭＯ８技術の設計原
理は、マルチポートＲＡＭの実施を容易とさせる。更に
、ＣＭＯ３技術は、そのパワー条件が低い点が有利であ
る。

然し乍ら、ＣＭＯＳメモリ回路に関連する１つの制限は
、バイポーラ技術で実現されたメモリ回路と比較して、
動作時間が遅いことである。通常、バイポーラＲＡＭの
動作速度は、ＣＭＯ８のＲＡＭの動作速度よりも少なく
とも１桁程度速度が早い。メモリへの高速アクセスを必
要とする成る適用の場合、バイポーラマルチプルポート
ＲＡＭ回路が望まれる。然し乍ら、今日迄、バイポーラ
技術で実施されたＲＡＭが提供する入力及び出力ポート
の数を制限されていた。殆どの場合、単一か又はデュア
ル即ち２つのポートを持ったものである。ＥＣＬ技術を
使用する５ポートレジスタフアイルが、Ｒｏｓｅの「サ
ブＩｏｎｓバイポーラ５ポート１にビットレジスタファ
イル（Ａ　Ｓｕｂ　１０　ｎｓ　Ｂｉｐｏｌａｒ　５　
Ｐｏｒｔ　１　ｋｂｉｔ　Ｒｅｇｉｓｔｇｅｒ　Ｆｉｌ
ｅ）Ｊ　、　　１９８６バイポ一ラ回路及び技術会議、
ＩＥＥＥ１９８６、ｐｐ、９５−９５の文献に記載され
ている。２つを超えた数のポートを提供しているが、こ
の文献に記載されているアプローチは、レイアウト面積
当たり比較的高い部品数を必要とし且つ著しい量のパワ
ーを消費する。

■−五 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、低集積度及びパワー
拘束条件を提供する一方、システム設計者によって所望
される数の読取及び書込ポートを提供すべく拡張させる
ことの可能な新規なバイポーラＲＡＭ回路を提供するこ
とを目的とする。

碧−」叉 本発明は、別々の読取及び書込ボルトを持つＲＡＭセル
回路を提供する。読取ポートは、２個のトランジスタを
有しており、それらのコレクタは、夫々、そのポート用
のビットラインへ接続されており、且つそれらのエミッ
タは共通的にワードラインへ接続されている。全ての付
加的な読取ポートは、付加的な対のトランジスタと、一
対のビットラインと、ワードラインとによって構成され
る。

各書込ポートは一対のトランジスタを有しており、それ
らのコレクタは、該セル内のデータラッチへ夫々接続さ
れており、それらのベースは一対のビットラインへ結合
されており、それらのエミッタはその書込ポート用のワ
ードラインへ共通的に接続されている。該セル内に情報
を書き込む為に、電流を選択したワードラインへ供給し
、該セル内のデータをその書込ポート用のビットライン
上に存在する差電圧によって決定させる。本発明の比較
的簡単な実施形態において、ワードラインへ供給される
電流は該ラッチの待機電流とさせることが可能である。

尖嵐孤 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

ランダムアクセスメモリの基本的構成は、複数個の行及
び列に配設した個別的メモリセルのマトリクスを有して
いる。回路の１つの列内のメモリセルの全ては、１つ又
はそれ以上の対のビットラインを共用し、該ビットライ
ンを介してデータがセル内に書き込まれ及び／又はセル
からデータが読み取られる。ビットライン上からデータ
を受は取るか又はビットライン上にデータを供給する１
つの列内の特定のセルは、該マトリクス内のセルの行と
夫々関連するワードラインによってアドレスされる。

１ビツトデータがラッチによって各セル内に格納される
。第１図を参照すると、２×２メモリ回路の読取及び格
納部分を図示しており、各ラッチ１０は、ＮＰＮバイポ
ーラトランジスタ１２及び１４の交差結合対から構成さ
れている。該トランジスタのコレクタは、夫々の負荷に
よって一定電圧源ＶＣへ接続されている。例えば、各負
荷は、第１図に示した如く、抵抗１６又は１８を有する
かも知れない。一方、該負荷は、単一ポートＲＡＭセル
内において従来採用されている如く、ダイオード、ＰＮ
Ｐトランジスタ、又はこれら要素の何等かの組合せを有
することが可能である。各トランジスタのコレクタは、
又、他方のトランジスタのベースへ接続されており、交
差結合配列を与えている。これら２つのトランジスタの
エミッタは、待機電流ワードライン１９によって、待機
電流源ｒｓａへ共通して接続されている。セル中に格納
されるデータビット、即ち二進１又はＯｌは、交差結合
即ち交差接続されたトランジスタ１２及び１４の導電性
の相対的状態によって決定される。

該ラッチ内に格納されている情報にアクセスする為の読
取ポートは、一対のＮＰＮｈランジスタ２０及び２２か
ら構成されており、それらのベースは該ラッチ内の交差
結合したトランジスタ１２及び１４のコレクタへ夫々接
続されている。これらのトランジスタ２０．２２のコレ
クタは、読取ポートに関連する２本のビットライン２０
．２２へ夫々接続されている。読取ポート用のリードラ
イン２８は、読取ポートトランジスタ２０及び２２のエ
ミッタへ接続されている。ビットライン２４及び２６の
各対は、夫々のセンスアンプ３０へ接続されている。

動作に付いて説明すると１種々のセルの非選択ワードラ
インは、通常、非常に低い電流を導通させ、該セルを高
電圧状態に保持させる。従って、読取ポートトランジス
タ２ｏ及び２２を介して流れる電流は極めて少ない。本
メモリの１つの行内に格納されている情報を読取ことか
所望される場合、その行に対してのワードライン２８は
、Ｎ個中の１個（１−ｏｆ−Ｎ）電流供給デコーダ３１
の制御下において読取電流Ｉ３を導通させ、その際にそ
の行に対する読取ポートトランジスタ２０及び２２を導
通状態とさせる。センスアンプ３０は、ビットライン２
４及び２６のそれらと関連する対土の読取電流の差が存
在することを検知して、夫々アドレスしたセル中に格納
されたデータの二進値を決定する。

第２図を参照すると、各セルに対する書込ポートを示し
である。各書込ポートは、一対のトランジスタ３２及び
３４を有しており、それらのコレクタは、該ラッチ内の
交差結合したトランジスタ１２及び１４のコレクタへ夫
々接続されている。

該書込ポートトランジスタのベースは、該書込ポ−ト用
の夫々のビットライン３６及び３８へ接続されている。

該トランジスタのエミッタは共通してワードライン４０
へ接続されている。

セル内にデータビットを書き込む為に、電流供給マルチ
プレクサ４１及びデコーダ４２によって該セルに対する
書込ワードライン４０へ待機電流ワードライン１９から
電流を供給する。基本的に、デコーダ４２は、どの行の
セルをアドレスするかを決定し、且つマルチプレクサ４
１は、書込電流。

例えば待機電流、をアドレスされた行用の適宜のワード
ライン内に供給する。この電流供給動作が発生すると、
書込ポートトランジスタ３２及び３４は、データバッフ
ァ４４によってビットライン３６及び３８上に現れる差
電圧に従って、該ラッチの状態を決定する。

待機電流ワードライン１９から書込ワードライン４０へ
の電流のスイッチング動作に・対する別法として、ワー
ドライン１９上に小さな一定の待機電流を維持し且つ、
第１図に示した読取ポートのものに類似した電流供給形
態で、ワードライン４０用の書込電流を待機電流よりも
一層大きくさせることが実現可能である。その結果、−
層大きな書込電流は待機電流をオーバーライドする。こ
の動作は、書込トランジスタ３２及び３４が該ラッチを
１強制的にバッファ４４内のデータによって決定される
所望の状態にさせる。この別のアプローチは、パワーを
節約することが可能であるので、有益的である。

第３図及び第４図は、本発明のメモリ回路を所望数の読
取及び書込ポートを与える様に構成することが可能な態
様の例を示している。メモリセルの構成的配列の為に、
読取ポートのトランジスタ、即ち第１図におけるトラン
ジスタ２０及び２２、を介してのベース電流は非常に小
さい。この小さな電流は、ラッチトランジスタ１２及び
１４を介してのコレクタ・エミッタ電流から悪影響を受
けること無く、従って該セルをマルチプルポートへ拡張
させることが可能である。第３図を参照すると、２個の
読取ポート及び１個の書込ポートを持ったメモリセルを
示しである。Ａポートとして指定した１個の読取ポート
は、一対のビットライン５４．５６と読取ワードライン
５８との間に接続されている第１対の読取トランジスタ
５ｏ及び５２を有している。ビットライン５４．５６は
、ワードライン５８がデコーダ５９によって低ヘプルさ
れてトランジスタ５０及び５２を介して電流を導通させ
る場合に、ラッチ１０からのデータをセンスアンプＡへ
供給する。

Ｂポートとして指定した第２読取ポートは、同様に、第
２対のビットライン６４．６６及び第２読取ワードライ
ン６８の間に接続されている第２対の読取トランジスタ
６０及び６２を有している。

ビットライン６４及び６６は、ワードライン６８がデコ
ーダ６９によって低ヘプルされた場合に、ラッチ１０か
らの同一のデータを第２センスアンプＢへ供給する。２
つの異なった目的地へ同一のデータビットを与える為に
、ワードライン５８及び６８の両方を同時的に低へプル
してＡ及びＢ読取ポートを同時的にアクセスすることが
可能である。更に、別々のワードラインが、ポートＡに
おいて１つのワード、即ちセルの１つの行、を読み取る
ことを可能とし且つ、アンビギティ無しで、ポートＢに
おいて異なったワードを読み取ることを可能とする。

Ｃポートと指定した書込ポートは、書込ワードライン７
４をラッチ１０へ接続させる一対の書込トランジスタ７
０及び７２を有している。書込トランジスタ７０及び７
２のベースは、該書込ポートに対してビットライン７６
及び７８へ接続されている。書込ワードライン７４が待
機ライン１９からの電流をデコーダ３７を介してその中
に供給することによって低ヘプルされると、データバッ
ファＣからのデータは、ビットライン７６．７８及びト
ランジスタ７０及び７２を介してラッチ１０内へ書き込
まれる。

このセル構成は、更に、付加的な読取及び書込ポートを
与える為に拡張させることが可能である。

例えば、３個の読取ポートＡ、Ｂ、Ｃ及び２個の書込ポ
ートＤ、Ｅを持ったセルを第４図に示しである。該読取
ポートは、夫々、ラッチ１０からのデータをセンスアン
プＡ、Ｂ、Ｃへ夫々供給し、且つ全て同時的にアクセス
され得る。同様に、該書込ポートは、データバッファＤ
又はＥのいずれかからセルのラッチ内へ書き込むべきデ
ータをイネーブルする。

読取ポートと異なり、マルチプル書込ポートは。

同時にラッチ１０をアクセスすることが許容されるべき
ではない。そうでないと、データエラーが発生すること
がある。エラーの可能性を回避する為に、書込ワードラ
インデコード操作用に適宜の従来の裁定乃至は競合（コ
ンテンション）論理８１を設けることが可能である。こ
の論理は、同一の行内の２つの異なった書込ワードライ
ン、例えば第４図の回路中のワードライン８２及び８４
、が同時に低ヘプルされることを防止する。然し乍ら、
所望により、メモリの異なった行内の異なった書込ポー
トを同時的に使用することが可能である。例えば、ポー
トＤを介してメモリの１つの行内のセル内にデータを書
き込み、一方ポートＥを介してメモリの別の行内のセル
内にデータを書き込みメモリの利用速度を増大させるこ
とが可能である。

前述のことから、本発明は、現在使用可能のバイポーラ
技術を使用して、所望数の読取及び書き込みポートで、
メモリをコンフィギュア即ち特定の形態とすることの可
能なメモリセル構成を与えるものであることが理解され
る。読取であるか書き込みであるかに拘らず、各ポート
は、一対のビットライン、夫々のビットラインと該セル
のデータラッチとの間でデータを転送する為の一対のト
ランジスタ、及びこれらトランジスタの活性化を制御す
る為のワードラインを有している。本メモリの全てのポ
ートは非同期的にアクセスすることが可能である。更に
、セルの読取ポートの各々を同時的にアクセスして、複
数個のディスティネーション即ち目的地に対して同一の
データビットを与えることが可能である。

セル内にデータを書き込む為に、待機電流又は書き込み
電流を書き込みポートの１つのワードライン内に供給し
て、該ラッチをそのポート用の書き込みビットライン上
のデータによって決定される二進状態にドライブする。

本メモリ内の１つの読取ポート及び１つの書き込みポー
トが同一のワード（セルの行）をアドレスしても、コン
テンション即ち競合の問題はない。読取及び書き込みポ
ートは別々であるので、データをセル内に書き込むこと
は同時的読取動作によって影響を受けることはない。然
し乍ら、セルから読み取られるデータは、書き込み動作
が完了する後追有効とはならない場合がある。

以上１本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は２Ｘ２メモリであって特に本発明に基づいて構
成された読取ポートを持ったセルを示した概略回路図、
第２図は本発明に基づく書込ポートを持ったセルを示し
た２×２メモリの概略回路図、第３図は２個の読取ポー
ト及び１個の書込ポートを持ったメモリセルを示した概
略回路図、第４図は３個の読取ポート及び２個の書込ポ
ートを持った拡張可能メモリセルの概略回路図、である
。 （符号の説明） １０：ラッチ １９：待機電流ワードライン ２４．２６：ビットライン ２８．４０：ワードライン ３０：センスアンプ ３１：Ｎ中の１電流供給デコーダ ４１：電流供給マルチプレクサ ４２：デコーダ ４４：データバッファ 特許出願人　　　　ナショナル　セミコンダクタ　コー
ポレーション 担　　　　２ 手続補正書Ｃｊ５幻 昭和６３年１１月２日 特許庁長官　　吉　１）文　毅　殿 １、事件の表示　　　昭和６３年　特許願　第１６２７
８３号２、発明の名称　　　拡張可能マルチポートラン
ダムアクセスメモリ３、補正をする者 事件との関係　　　特許出願人 名称　　　　ナショナル　セミコンダクタ　コーポレー
ション４、代理人

Claims (1)

1. 【特許請求の範囲】 １、所望数の読取及び書込ポートを与えるべく拡張可能
   なバイポーラランダムアクセスメモリにおいて、複数個
   の行及び列に配列された複数個のメモリセルを有してお
   り、各メモリセルが、それらのコレクタが夫々の負荷に
   よって実質的に一定の電圧へ接続されており且つそれら
   のエミッタが待機電流線へ共通的に接続されている一対
   の交差結合されたバイポーラトランジスタを持ったラッ
   チ回路、各読取ポートがそれらのベースが前記ラッチ回
   路内のトランジスタのコレクタへ夫々接続されている一
   対のバイポーラセンストランジスタと前記センストラン
   ジスタのコレクタへ夫々接続された一対のビットライン
   と前記センストランジスタのエミッタへ接続された読取
   ワードラインとを持った少なくとも１個の読取ポート、
   各書込ポートがそれらのコレクタを前記ラッチ回路内の
   トランジスタのコレクタへ夫々接続した一対のバイポー
   ラ書込トランジスタと前記書込トランジスタのベースへ
   夫々接続した一対のビットラインと前記書込トランジス
   タのエミッタへ接続した書込ワードラインとを持った少
   なくとも１個の書込ポート、前記のメモリの行内のメモ
   リセルと関連する読取ワードライン内へ電流を選択的に
   供給する為の読取デコード回路、前記メモリの行内のメ
   モリセルに関連する書込ワードラインへ電流を選択的に
   供給する書込デコード回路、を有することを特徴とする
   メモリ。 ２、特許請求の範囲第１項において、前記メモリセルの
   各々は、少なくとも第１及び第２読取ポートを有してお
   り、且つ前記読取デコード回路は、前記第１読取ポート
   の読取ワードラインへ接続された第１デコーダと、前記
   第２読取ポートの書込ワードラインへ接続された第２デ
   コーダとを有することを特徴とするメモリ。 ３、特許請求の範囲第２項において、前記メモリの１個
   の行のメモリセル内の第１読取ポートの全てはそれらの
   センストランジスタを共通第１読取ワードラインへ接続
   しており、且つ前記行のメモリセル第２読取ポートの全
   てはそれらのセンストランジスタを共通第２読取ワード
   ラインへ接続していることを特徴とするメモリ。 ４、特許請求の範囲第１項において、前記メモリセルの
   各々は、少なくとも第１及び第２書込ポートを有してお
   り、且つ前記書込デコード回路は前記第１書込ポートの
   書込ワードラインへ接続した第１デコーダと前記第２書
   込ポートの書込ワードラインへ接続した第２デコーダと
   を有していることを特徴とするメモリ。 ５、特許請求の範囲第４項において、一度に１つの行の
   前記書込ワードラインの１つを超えたものへ電流が供給
   されることを禁止する為の競合論理を有することを特徴
   とするメモリ。 ６、特許請求の範囲第２項において、前記メモリの１つ
   の行のメモリセル内の全ての第１書込ポートがそれらの
   書込トランジスタを共通第１書込ワードラインへ接続さ
   せており、且つ前記行のメモリセルの全ての第２書込ポ
   ートがそれらの書込トランジスタを共通第２書込ワード
   ラインへ接続させていることを特徴とするメモリ。 ７、特許請求の範囲第１項において、前記書込デコード
   回路は、前記待機電流ラインからの電流を前記書込ワー
   ドラインへ供給することを特徴とするメモリ。 ８、拡張可能ポートランダムアクセスメモリ用のメモリ
   セル回路において、一対の交差結合したバイポーラトラ
   ンジスタを持ったラッチ回路、各読取ポートがベースを
   前記ラッチ回路内のトランジスタへ夫々接続させた一対
   のバイポーラセンストランジスタと前記センストランジ
   スタのコレクタへ夫々接続した一対のビットラインと前
   記センストランジスタのエミッタへ接続した読取ワード
   ラインとを持った少なくとも１個の読取ポート、各書込
   ポートがコレクタを前記ラッチ回路内の前記トランジス
   タへ夫々接続した一対の書込トランジスタと前記書込ト
   ランジスタのベースへ夫々接続した一対のビットライン
   と前記書込トランジスタのエミッタへ接続した書込ワー
   ドラインとを持った少なくとも１個の書込ポート、を有
   することを特徴とするメモリセル。 ９、拡張可能ポートランダムアクセスメモリ用のメモリ
   セル回路において、一対の交差結合したバイポーラトラ
   ンジスタを持ったラッチ回路、ベースを前記ラッチ回路
   内のトランジスタへ夫々接続した第１対のバイポーラト
   ランジスタと前記第１対のトランジスタのコレクタへ夫
   々接続した第１対のビットラインと前記第１対のトラン
   ジスタのエミッタへ接続した第１ワードラインとを持っ
   た第１読取ポート、ベースを前記ラッチ回路内のトラン
   ジスタへ夫々接続した第２対のバイポーラトランジスタ
   と前記第２対のトランジスタのコレクタへ夫々接続した
   第２対のビットラインと前記第２対のトランジスタのエ
   ミッタへ接続した第２ワードラインとを持った第２読取
   ポート、コレクタを前記ラッチ回路内のトランジスタへ
   夫々接続した第３対のバイポーラトランジスタと前記第
   ３対のトランジスタのベースへ夫々接続した第３対のビ
   ットラインと前記第３対のトランジスタのエミッタへ接
   続した第３ワードラインとを持った少なくとも１個の書
   込ポート、を有することを特徴とするメモリセル回路。 １０、拡張可能ポートランダムアクセスメモリ用のメモ
   リセル回路において、一対の交差結合したバイポーラト
   ランジスタを持ったラッチ回路、ベースを前記ラッチ回
   路内のトランジスタへ夫々接続した第１対のバイポーラ
   トランジスタと前記第１対のトランジスタのコレクタへ
   夫々接続した第１対のビットラインと前記第１対のトラ
   ンジスタのエミッタへ接続した第１ワードラインとを持
   った少なくとも１個の読取ポート、コレクタを前記ラッ
   チ回路内のトランジスタへ夫々接続した第２対のバイポ
   ーラトランジスタと前記第２対のトランジスタのベース
   へ夫々接続した第２対のビットラインと前記第２対のト
   ランジスタのエミッタへ接続した第２ワードラインとを
   持った第１書込ポート、コレクタを前記ラッチ回路内の
   トランジスタへ夫々接続した第３対のバイポーラトラン
   ジスタと前記第３対のトランジスタのベースへ夫々接続
   した第３対のビットラインと前記第３対のトランジスタ
   のエミッタへ接続した第３ワードラインとを持った第２
   書込ポート、を有することを特徴とするメモリセル。