JPH0199123A - ビットシフト回路 - Google Patents
ビットシフト回路Info
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- JPH0199123A JPH0199123A JP62257677A JP25767787A JPH0199123A JP H0199123 A JPH0199123 A JP H0199123A JP 62257677 A JP62257677 A JP 62257677A JP 25767787 A JP25767787 A JP 25767787A JP H0199123 A JPH0199123 A JP H0199123A
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- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号処理で用いられるビットシフト
回路に関する。
回路に関する。
従来、この種のビットシフト回路は例えば第３図に示す
構成を有している。
構成を有している。
同図に示したビットシフト回路は、入力端子３８に加え
られた４ビツト構成の直列データＤを、入力端子４０．
４１．４２に加えられた信号Ａ ＋、 Ａ ｚ、 Ａ
ｚが示すビット数だけシフトして出力端子３９から出力
するものであり、直列データＤのビット数の２倍の入力
端子を有するセレクタ３１〜３５と、直列並列変換回路
３６と、並列直列変換回路３７とから構成されている。
られた４ビツト構成の直列データＤを、入力端子４０．
４１．４２に加えられた信号Ａ ＋、 Ａ ｚ、 Ａ
ｚが示すビット数だけシフトして出力端子３９から出力
するものであり、直列データＤのビット数の２倍の入力
端子を有するセレクタ３１〜３５と、直列並列変換回路
３６と、並列直列変換回路３７とから構成されている。
尚、セレクタ３１〜３５ばセレクト端子Ｓに加えられる
信号が７０″の場合は入力端子１１〜■４に加えられて
いるデータを出力端子０１〜０４から出力し、セレクト
端子Ｓに加えられている信号が１″の場合は入力端子■
５〜Ｉ８に加えられているデータを出力端子０１〜０４
に出力するものである。
信号が７０″の場合は入力端子１１〜■４に加えられて
いるデータを出力端子０１〜０４から出力し、セレクト
端子Ｓに加えられている信号が１″の場合は入力端子■
５〜Ｉ８に加えられているデータを出力端子０１〜０４
に出力するものである。
直列並列変換回路３６は入力端子３８を介して加えられ
た４ビツト構成の直列データＤを並列データ（Ｄ４．Ｄ
ｒ、ＤＺ、Ｄ、）に変換し、セレクタ３１．３３に加え
る。直列並列変換回路３６から出力された並列データの
内の最上位ビットのデータＤ４はセレクタ３１の入力端
子■１及びセレクタ３３の入力端子１１．１５〜■７に
加えられ、データＤ３はセレクタ３１の入力端子■２及
びセレクタ３３の入力端子１２．１８に加えられ、デー
タＤ２はセレクタ３１の入力端子［３，Ｉ５及びセレク
タ３３の入力端子Ｉ３に加えられ、最下位ビットのデー
タＤ、はセレクタ３１の入力端子１４．１６及びセレク
タ３３の入力端子Ｉ４に加えられる。また、セレクタ３
１の入力端子１７．１８は接地されており、その入力デ
ータは０″となっている。
た４ビツト構成の直列データＤを並列データ（Ｄ４．Ｄ
ｒ、ＤＺ、Ｄ、）に変換し、セレクタ３１．３３に加え
る。直列並列変換回路３６から出力された並列データの
内の最上位ビットのデータＤ４はセレクタ３１の入力端
子■１及びセレクタ３３の入力端子１１．１５〜■７に
加えられ、データＤ３はセレクタ３１の入力端子■２及
びセレクタ３３の入力端子１２．１８に加えられ、デー
タＤ２はセレクタ３１の入力端子［３，Ｉ５及びセレク
タ３３の入力端子Ｉ３に加えられ、最下位ビットのデー
タＤ、はセレクタ３１の入力端子１４．１６及びセレク
タ３３の入力端子Ｉ４に加えられる。また、セレクタ３
１の入力端子１７．１８は接地されており、その入力デ
ータは０″となっている。
セレクタ３１．３３は前述したように、セレクト端子Ｓ
に加えられている信号Ａ、が“０”の場せは入力端子■
１〜１４に入力されているデータを出力端子０１〜０４
から出力し、信号Ａ、が“１”の場合は入力端子１５〜
■８に入力されているデータを出力端子０１〜０４から
出力するものであるから、信号Ａ、が０”の場合、セレ
クタ３１゜３３は直列並列変換回路３６の出力データ（
Ｄ４．Ｄｆｆ。
に加えられている信号Ａ、が“０”の場せは入力端子■
１〜１４に入力されているデータを出力端子０１〜０４
から出力し、信号Ａ、が“１”の場合は入力端子１５〜
■８に入力されているデータを出力端子０１〜０４から
出力するものであるから、信号Ａ、が０”の場合、セレ
クタ３１゜３３は直列並列変換回路３６の出力データ（
Ｄ４．Ｄｆｆ。
Ｄ ２． Ｄ ＋ ）を出力端子０１． ０２．０３．
０４から出力し、信号Ａ１が“１”の場合、セレクタ３
１は直列並列変換回路３６の出力データを２ビツトシフ
トアツプしたデータ（Ｄｌ、Ｄ、、０．０）を出力し、
セレクタ３３は直列並列変換回路３６の出力データを２
ビツトシフトダウンしたデータ （Ｄ４．Ｄ４゜Ｄ４．
Ｄｌ）を出力する。
０４から出力し、信号Ａ１が“１”の場合、セレクタ３
１は直列並列変換回路３６の出力データを２ビツトシフ
トアツプしたデータ（Ｄｌ、Ｄ、、０．０）を出力し、
セレクタ３３は直列並列変換回路３６の出力データを２
ビツトシフトダウンしたデータ （Ｄ４．Ｄ４゜Ｄ４．
Ｄｌ）を出力する。
セレクタ３１の出力端子０１から出力されたデータはセ
レクタ３２の入力端子１１に加えられ、出力端子０２か
ら出力されたデータは入力端子１２゜１５に、出力端子
０３から出力されたデータは入力端子１３．１６に、出
力端子０４から出力されたデータは入力端子＋４．Ｉ７
に加えられる。また、セレクタ３２の入力端子Ｉ８は接
地されており、その入力データは“０”になっている。
レクタ３２の入力端子１１に加えられ、出力端子０２か
ら出力されたデータは入力端子１２゜１５に、出力端子
０３から出力されたデータは入力端子１３．１６に、出
力端子０４から出力されたデータは入力端子＋４．Ｉ７
に加えられる。また、セレクタ３２の入力端子Ｉ８は接
地されており、その入力データは“０”になっている。
セレクタ３２は前述したように、セレクト端子Ｓに加え
られている信号Ａ２が“０”の場合は入力端子１１〜■
４に加えられているデータを出力端子０１〜０４より出
力し、信号Ａ２が“１”の場合は入力端子１５〜Ｉ８に
加えられているデータを出力端子０１〜０４より出力す
るものであるから、信号Ａ。
られている信号Ａ２が“０”の場合は入力端子１１〜■
４に加えられているデータを出力端子０１〜０４より出
力し、信号Ａ２が“１”の場合は入力端子１５〜Ｉ８に
加えられているデータを出力端子０１〜０４より出力す
るものであるから、信号Ａ。
が“０”でセレクタ３１より直列並列変換回路３６の出
力データがそのまま出力されている場合は、信号Ａ２が
“０′であれば並列直列変換回路３６の出力データ（Ｄ
、、Ｄ、、ＤＺ、Ｄ、）がそのままセレクタ３２より出
力され、信号Ａ２が“１′であれば並列直列変換回路３
６の出力データを１ビツトシフトアツプしたデータ （
Ｄ ３． Ｄ ｚ、Ｄ ＋、Ｏ）が出力される。また、
信号Ａ、が１”でセレクタ３１より直列並列変換回路３
６の出力データを２ビツトシフトアツプしたデータが出
力されている場合は、信号Ａ２が“０”であれば直列並
列変換回路３６の出力データを２ビツトシフトアツプし
たデータ （ＤＺ。
力データがそのまま出力されている場合は、信号Ａ２が
“０′であれば並列直列変換回路３６の出力データ（Ｄ
、、Ｄ、、ＤＺ、Ｄ、）がそのままセレクタ３２より出
力され、信号Ａ２が“１′であれば並列直列変換回路３
６の出力データを１ビツトシフトアツプしたデータ （
Ｄ ３． Ｄ ｚ、Ｄ ＋、Ｏ）が出力される。また、
信号Ａ、が１”でセレクタ３１より直列並列変換回路３
６の出力データを２ビツトシフトアツプしたデータが出
力されている場合は、信号Ａ２が“０”であれば直列並
列変換回路３６の出力データを２ビツトシフトアツプし
たデータ （ＤＺ。
ＤＩ、Ｏ，Ｏ）が出力され、信号Ａ２が“１”であれば
直列並列変換回路３６の出力データを３ビツトシフトア
ツプしたデータ （Ｄｌ、０． ０． ０）が出力され
る。即ち、セレクタ３１．３２によって直列並列変換回
路３６の出力データが信号Ａ＋、Ａｚによって示される
ビット数だけシフトアップされる。
直列並列変換回路３６の出力データを３ビツトシフトア
ツプしたデータ （Ｄｌ、０． ０． ０）が出力され
る。即ち、セレクタ３１．３２によって直列並列変換回
路３６の出力データが信号Ａ＋、Ａｚによって示される
ビット数だけシフトアップされる。
また、セレクタ３３の出力端子０１から出力されたデー
タはセレクタ３４の入力端子１１． Ｉ５．１６に加
えられ、出力端子０２から出力されたデータは入力端子
＋２．［７に、出力端子０３から出力されたデータは入
力端子１３．１８に、出力端子ｏ４から出力されたデー
タは入力端子■４に加えられる。セレクタ３４は前述し
たように、セレクト端子Ｓに加えられる信号Ａ２が“Ｏ
”の場合は入力端子１１〜■４に加えられているデータ
を出力端子０１〜０４から出力し、“１”の場合は入力
端子１５〜１８に加えられているデータを出力端子０１
〜０４から出力するものであるから、信号Ａ１が“０”
でセレクタ３３から直列並列変換回路３６の出力データ
がそのまま出力されている場合は、信号Ａ２が“０”で
あれば並列直列変換回路３６の出力データ（Ｄ ａ、
Ｄ ３＋ Ｄ ｚ、 Ｄ ＋ ）がそのままセレクタ３
４より出力され、信号Ａ２が“１”であれば並列直列変
換回路３６の出力データを１ビツトシフトダウンしたデ
ータ （Ｄ、、Ｄ、、ｏ、１．［）２＞が出力される。
タはセレクタ３４の入力端子１１． Ｉ５．１６に加
えられ、出力端子０２から出力されたデータは入力端子
＋２．［７に、出力端子０３から出力されたデータは入
力端子１３．１８に、出力端子ｏ４から出力されたデー
タは入力端子■４に加えられる。セレクタ３４は前述し
たように、セレクト端子Ｓに加えられる信号Ａ２が“Ｏ
”の場合は入力端子１１〜■４に加えられているデータ
を出力端子０１〜０４から出力し、“１”の場合は入力
端子１５〜１８に加えられているデータを出力端子０１
〜０４から出力するものであるから、信号Ａ１が“０”
でセレクタ３３から直列並列変換回路３６の出力データ
がそのまま出力されている場合は、信号Ａ２が“０”で
あれば並列直列変換回路３６の出力データ（Ｄ ａ、
Ｄ ３＋ Ｄ ｚ、 Ｄ ＋ ）がそのままセレクタ３
４より出力され、信号Ａ２が“１”であれば並列直列変
換回路３６の出力データを１ビツトシフトダウンしたデ
ータ （Ｄ、、Ｄ、、ｏ、１．［）２＞が出力される。
また、信号Ａ、が“１”でセレクタ３３より直列並列変
換回路３６の出力データを２ビツトシフトダウンしたデ
ータが出力されている場合は、信号Ａ、が“０”であれ
ば直列並列変換回路３６の出力データを２ビツトシフト
ダウンしたデータ（Ｄａ、 ０ｓ、 Ｄａ、 Ｄ２ ）
が出力され、信号Ａｔが“１”であれば直列並列変換回
路３６の出力データを３ビツトシフトダウンしたデータ
（Ｄａ、 Ｄａ、 Ｄ ４゜Ｄａ）が出力される。即ち
、セレクタ３３．３４によって直列並列変換回路３６の
出力データが信号ＡＩ。
換回路３６の出力データを２ビツトシフトダウンしたデ
ータが出力されている場合は、信号Ａ、が“０”であれ
ば直列並列変換回路３６の出力データを２ビツトシフト
ダウンしたデータ（Ｄａ、 ０ｓ、 Ｄａ、 Ｄ２ ）
が出力され、信号Ａｔが“１”であれば直列並列変換回
路３６の出力データを３ビツトシフトダウンしたデータ
（Ｄａ、 Ｄａ、 Ｄ ４゜Ｄａ）が出力される。即ち
、セレクタ３３．３４によって直列並列変換回路３６の
出力データが信号ＡＩ。
Ａ２によって示されるビット数だけシフトダウンされる
。
。
セレクタ３２の出力端子Ｏ１〜０４から出力されたデー
タはセレクタ３５の入力端子１１−１４に加えられ、セ
レクタ３４の出力端子０１〜０４から出力されたデータ
はセレクタ３５の入力端子１１〜Ｉ４に加えられる。セ
レクタ３５は前述したように、セレクト端子Ｓに加えら
れる信号Ａ、が“０”の場合は入力端子■１〜■４に加
えられたデータを出力し、信号Ａ３が“１”の場合は入
力端子■５〜■８に加えられたデータを出力するもので
あるから、信号Ａ３を“Ｏ”にすることによりセレクタ
３１．３２によってシフトアップされたデータが出力さ
れ、信号Ａ、を“１”とすることによりセレクタ３３．
３４によってシフトダウンされたデータが出力される。
タはセレクタ３５の入力端子１１−１４に加えられ、セ
レクタ３４の出力端子０１〜０４から出力されたデータ
はセレクタ３５の入力端子１１〜Ｉ４に加えられる。セ
レクタ３５は前述したように、セレクト端子Ｓに加えら
れる信号Ａ、が“０”の場合は入力端子■１〜■４に加
えられたデータを出力し、信号Ａ３が“１”の場合は入
力端子■５〜■８に加えられたデータを出力するもので
あるから、信号Ａ３を“Ｏ”にすることによりセレクタ
３１．３２によってシフトアップされたデータが出力さ
れ、信号Ａ、を“１”とすることによりセレクタ３３．
３４によってシフトダウンされたデータが出力される。
セレクタ３５の出力端子０１〜０４から出力された４ビ
ツト構成の並列データは並列直列変換回路３７で直列デ
ータに変換され、出力端子３９より出力される。
ツト構成の並列データは並列直列変換回路３７で直列デ
ータに変換され、出力端子３９より出力される。
上述した従来のビットシフト回路はセレクタをシフトｅ
を表す信号のビット数と同じ段数だけ多段接続すること
により構成しているため、シフト量の多い回路程、遅延
時間が長くなる問題があった。
を表す信号のビット数と同じ段数だけ多段接続すること
により構成しているため、シフト量の多い回路程、遅延
時間が長くなる問題があった。
本発明は前述の如き問題点を解決したものであり、その
目的は、遅延時間を短縮させることにある。
目的は、遅延時間を短縮させることにある。
本発明は前述の如き問題点を解決するため、Ｎビット構
成の入力データを任意のビット数だけシフトするビット
シフト回路に於いて、（Ｎ＋１）個の入力端子を有し、
前記Ｎビット構成の入力データと接地データとが入力さ
れるＮ個のセレクタと、 該各セレクタ対応に設けられ、ビットシフト量に対応し
た選択制御信号を出力する選択制御信号生成手段とを設
け、 前記各セレクタは前記対応する選択制御信号生成手段か
らの選択制御信号に従って前記（Ｎ＋１）個の入力端子
に加えられているデータの内の１つを選択出力する。
成の入力データを任意のビット数だけシフトするビット
シフト回路に於いて、（Ｎ＋１）個の入力端子を有し、
前記Ｎビット構成の入力データと接地データとが入力さ
れるＮ個のセレクタと、 該各セレクタ対応に設けられ、ビットシフト量に対応し
た選択制御信号を出力する選択制御信号生成手段とを設
け、 前記各セレクタは前記対応する選択制御信号生成手段か
らの選択制御信号に従って前記（Ｎ＋１）個の入力端子
に加えられているデータの内の１つを選択出力する。
各セレクタはＮビット構成の入力データと接地データと
の内の１つを選択制御信号生成手段から出力される選択
制御信号に従って選択出力する。
の内の１つを選択制御信号生成手段から出力される選択
制御信号に従って選択出力する。
従って、各セレクタから出力されるデータを集めたデー
タを上記Ｎビット構成の入力データをシフトしたものに
することができる。
タを上記Ｎビット構成の入力データをシフトしたものに
することができる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例のブロック図である。
同図に示したビットシフト回路は入力端子１１に加えら
れた４ビツト構成の直列データＤを入力端子１３〜１５
に加えられている信号Ａ ｓ、 Ａ ｆｆｉ＋ Ａ ＋
が示すビット数だけシフトして出力端子１２より出力す
るものであり、シフト機能を司る４個のセレクタ１〜４
と、信号Ａ ｓ、 Ａ ｚ、 Ａ Ｉが読出しアドレス
として加えられ、セレクタ１〜４に選択制御信号８１〜
Ｓ４を加えるＲＯＭ （、読出し専用メモリ）５〜８と
、入力端子Ｕから加えられた４ピツＨｌｌ成の直列デー
タＤを並列データ（Ｄ ａ、Ｄｓ、 Ｄｚ、 Ｄ＋ ）
に変換する直列並列変換回路９と、並列直列変換回路１
０とから構成されている。
れた４ビツト構成の直列データＤを入力端子１３〜１５
に加えられている信号Ａ ｓ、 Ａ ｆｆｉ＋ Ａ ＋
が示すビット数だけシフトして出力端子１２より出力す
るものであり、シフト機能を司る４個のセレクタ１〜４
と、信号Ａ ｓ、 Ａ ｚ、 Ａ Ｉが読出しアドレス
として加えられ、セレクタ１〜４に選択制御信号８１〜
Ｓ４を加えるＲＯＭ （、読出し専用メモリ）５〜８と
、入力端子Ｕから加えられた４ピツＨｌｌ成の直列デー
タＤを並列データ（Ｄ ａ、Ｄｓ、 Ｄｚ、 Ｄ＋ ）
に変換する直列並列変換回路９と、並列直列変換回路１
０とから構成されている。
各セレクタ１〜４は入力データＤのビット数に１を加え
た数の入力端子■１〜■５を存しており、選択制御信号
８１〜Ｓ４に従って入力端子ＩＩ〜Ｉ５に加えられてい
るデータの内の１つを選択出力する。また、各セレクタ
１〜４の入力端子■１は接地され、その入力データが“
０”となっておリ、他の入力端子Ｉ２〜■５には直列並
列変換回路９の出力データＤ、〜Ｄ４が加えられている
。
た数の入力端子■１〜■５を存しており、選択制御信号
８１〜Ｓ４に従って入力端子ＩＩ〜Ｉ５に加えられてい
るデータの内の１つを選択出力する。また、各セレクタ
１〜４の入力端子■１は接地され、その入力データが“
０”となっておリ、他の入力端子Ｉ２〜■５には直列並
列変換回路９の出力データＤ、〜Ｄ４が加えられている
。
第２図はＲＯＭ５〜８に読出しアドレスとして加えられ
ている信号Ａ ｓ、 Ａ ｚ、 Ａ ＋ と各ＲＯＭ５
〜８から出力される選択制御信号３１〜Ｓ４との関係を
示した図である。信号Ａ ｓ、 Ａ ｚ、 Ａ ＋ は
２の補数表現（２’ｓ ｃｏｍｐｌｅ＋ｗｅｎｔ Ｒｅ
ｐｒｅｓｅｎｔａＬｉｏｎ）でシフト量を示しており、
信号Ａ、、Ａ、、Ａ、の内の最上位ビットの信号Ａ、は
サインビット （ＳＢ：ＳｉｇｎＢｉｔ）であり、Ａｘ
＝″′０”はビ・ノドのシフトアラプを示し、Ａ、＝“
ｊ”はビットのシフトダウンを示す。従って、１ビツト
のシフトアップはＡ３＝″０″、Ａ２−“０”、Ａ、−
“１”で表され、２ビツトのシフトダウンはＡ、＝“１
″、Ａ２−“１”、ＡＩ ＝”Ｏ”で表される。また、
各ＲＯＭ５〜８は信号Ａ ３＋ Ａ ｚ、 Ａ ＋によ
って表されるアドレスに格納されているデータを出力す
るものであり、例えばＡ、＝”０”、Ａｚ＝”Ｏ”ＩＡ
Ｉ＝“１”の場合、即ち信号Ａ Ｉ＋ Ａ ｔ、 Ａ
ｓによって１ビツトのシフトアップが示されている場合
、ＲＯＭ５はセレクタ１に入力端子Ｉ４に加えられてい
るデータを出力することを指示する選択制御信号Ｓ１を
出力し、ＲＯＭ６はセレクタ２に入力端子■３に加えら
れているデータを出力することを指示する選択制御信号
Ｓ２を出力し、ＲＯＭ７はセレクタ３に入力端子Ｉ２に
加えられているデータを出力することを指示する選択制
御信号Ｓ３を出力し、ＲＯＭ８はセレクタ４に入力端子
■１に加えられているデータを出力することを指示する
選択制御信号Ｓ４を出力する。
ている信号Ａ ｓ、 Ａ ｚ、 Ａ ＋ と各ＲＯＭ５
〜８から出力される選択制御信号３１〜Ｓ４との関係を
示した図である。信号Ａ ｓ、 Ａ ｚ、 Ａ ＋ は
２の補数表現（２’ｓ ｃｏｍｐｌｅ＋ｗｅｎｔ Ｒｅ
ｐｒｅｓｅｎｔａＬｉｏｎ）でシフト量を示しており、
信号Ａ、、Ａ、、Ａ、の内の最上位ビットの信号Ａ、は
サインビット （ＳＢ：ＳｉｇｎＢｉｔ）であり、Ａｘ
＝″′０”はビ・ノドのシフトアラプを示し、Ａ、＝“
ｊ”はビットのシフトダウンを示す。従って、１ビツト
のシフトアップはＡ３＝″０″、Ａ２−“０”、Ａ、−
“１”で表され、２ビツトのシフトダウンはＡ、＝“１
″、Ａ２−“１”、ＡＩ ＝”Ｏ”で表される。また、
各ＲＯＭ５〜８は信号Ａ ３＋ Ａ ｚ、 Ａ ＋によ
って表されるアドレスに格納されているデータを出力す
るものであり、例えばＡ、＝”０”、Ａｚ＝”Ｏ”ＩＡ
Ｉ＝“１”の場合、即ち信号Ａ Ｉ＋ Ａ ｔ、 Ａ
ｓによって１ビツトのシフトアップが示されている場合
、ＲＯＭ５はセレクタ１に入力端子Ｉ４に加えられてい
るデータを出力することを指示する選択制御信号Ｓ１を
出力し、ＲＯＭ６はセレクタ２に入力端子■３に加えら
れているデータを出力することを指示する選択制御信号
Ｓ２を出力し、ＲＯＭ７はセレクタ３に入力端子Ｉ２に
加えられているデータを出力することを指示する選択制
御信号Ｓ３を出力し、ＲＯＭ８はセレクタ４に入力端子
■１に加えられているデータを出力することを指示する
選択制御信号Ｓ４を出力する。
次に、第１図、第２図を参照して本実施例の動作を説明
する。
する。
入力端子１１に加えられた４ビツト構成の直列データＤ
は直列並列変換回路９に於いて並列データ（Ｄ ｌ＋
Ｄ ！＋ Ｄｚ、 ＤＩ ）に変換される。直列並列変
換回路９から出力される並列データの内の最上位ピント
のデータＤ４は各セレクタの入力端子■５に加えられ、
データＤ、は入力端子Ｉ４に、データＤ２は入力端子■
３に、最下位ピントのデータＤ１は入力端子■２に加え
られる。また、各セレクタ１〜４の入力端子１１は接地
されており、その入力データは“０”となっている。
は直列並列変換回路９に於いて並列データ（Ｄ ｌ＋
Ｄ ！＋ Ｄｚ、 ＤＩ ）に変換される。直列並列変
換回路９から出力される並列データの内の最上位ピント
のデータＤ４は各セレクタの入力端子■５に加えられ、
データＤ、は入力端子Ｉ４に、データＤ２は入力端子■
３に、最下位ピントのデータＤ１は入力端子■２に加え
られる。また、各セレクタ１〜４の入力端子１１は接地
されており、その入力データは“０”となっている。
前述したように、セレクタ１〜４はそれぞれＲＯＭ５〜
８から加えられる選択制御信号８１〜Ｓ４に従って入力
端子１１〜Ｉ５に加えられているデータの内の１つを選
択出力するものであり、ＲＯＭ５〜８から出力される選
択制御信号８１〜Ｓ４とＲＯＭ５〜８に読出しアドレス
として加えられる信号Ａ ｓ、 Ａ ｚ、 Ａ ＋ と
は第２図に示す関係を有しているものであるから、例え
ば、信号Ａ ｓ、 Ａ ｔ。
８から加えられる選択制御信号８１〜Ｓ４に従って入力
端子１１〜Ｉ５に加えられているデータの内の１つを選
択出力するものであり、ＲＯＭ５〜８から出力される選
択制御信号８１〜Ｓ４とＲＯＭ５〜８に読出しアドレス
として加えられる信号Ａ ｓ、 Ａ ｚ、 Ａ ＋ と
は第２図に示す関係を有しているものであるから、例え
ば、信号Ａ ｓ、 Ａ ｔ。
Ａ１がそれぞれ“０″、“１″、“０”であり、２ビツ
トのシフトアップを示している場合は、ＲＯＭ５． ６
． ７． ８から出力される選択制御信号Ｓ１．３２，
３３．３４はそれぞれ入力端子１３゜＋２，１１．［１
に加えられているデータを出力することを指示するもの
となるので、セレクタ１からは入力端子Ｉ３に加えられ
ているデータＤ２が出力され、セレクタ２からは入力端
子Ｉ２に加えられているデータＤＩが出力され、セレク
タ３゜４からは０”が出力される。即ち、セレクタｌ。
トのシフトアップを示している場合は、ＲＯＭ５． ６
． ７． ８から出力される選択制御信号Ｓ１．３２，
３３．３４はそれぞれ入力端子１３゜＋２，１１．［１
に加えられているデータを出力することを指示するもの
となるので、セレクタ１からは入力端子Ｉ３に加えられ
ているデータＤ２が出力され、セレクタ２からは入力端
子Ｉ２に加えられているデータＤＩが出力され、セレク
タ３゜４からは０”が出力される。即ち、セレクタｌ。
２．３．４から出力されるデータは（Ｄｚ、ＤＩ＋０゜
０）となり、直列並列変換回路９から出力されたデータ
（Ｄ Ｉ Ｄ ｙ、Ｄ ｔ、 Ｄ ｒ ）を２ビツト
シフトアツプしたものとなる。また、例えば信号Ａ３．
Ａ２゜ＡＩが全て“１゛であり、１ビツトのシフトダウ
ンを示している場合は、ＲＯＭ５，６，７．８から出力
される選択制御信号３１．Ｓ２．Ｓ３．Ｓ４はそれぞれ
入力端子［５，１５，１４，１３に加えられているデー
タを出力することを指示するものとなるので、セレクタ
１．２からは入力端子■５に加えられているデータＤ４
が出力され、セレクタ３からは入力端子Ｉ４に加えられ
ているデータＤ３が出力され、セレクタ４からは入力端
子■３に加えられているデータＤ２が出力される。
０）となり、直列並列変換回路９から出力されたデータ
（Ｄ Ｉ Ｄ ｙ、Ｄ ｔ、 Ｄ ｒ ）を２ビツト
シフトアツプしたものとなる。また、例えば信号Ａ３．
Ａ２゜ＡＩが全て“１゛であり、１ビツトのシフトダウ
ンを示している場合は、ＲＯＭ５，６，７．８から出力
される選択制御信号３１．Ｓ２．Ｓ３．Ｓ４はそれぞれ
入力端子［５，１５，１４，１３に加えられているデー
タを出力することを指示するものとなるので、セレクタ
１．２からは入力端子■５に加えられているデータＤ４
が出力され、セレクタ３からは入力端子Ｉ４に加えられ
ているデータＤ３が出力され、セレクタ４からは入力端
子■３に加えられているデータＤ２が出力される。
即ち、セレクタ１． ２． ３． ４から出力されるデ
ータは（Ｄａ、 Ｄａ、 Ｄ３ｔ Ｄ！ ）となり、直
列並列変換回路９の出力データ（Ｄａ、 Ｄ３＋ Ｄｚ
＋ ＤＩ ）を１ビツトシフトダウンしたものとなる。
ータは（Ｄａ、 Ｄａ、 Ｄ３ｔ Ｄ！ ）となり、直
列並列変換回路９の出力データ（Ｄａ、 Ｄ３＋ Ｄｚ
＋ ＤＩ ）を１ビツトシフトダウンしたものとなる。
セレクタ１〜４の出力データは並列直列変換回路１０に
加えられ、並列直列変換回路１０はセレクタ１の出力デ
ータを最上位ビット セレクタ４の出力データを最下位
ビットとして並列直列変換を行ない、直列データを出力
端子１２に出力する。
加えられ、並列直列変換回路１０はセレクタ１の出力デ
ータを最上位ビット セレクタ４の出力データを最下位
ビットとして並列直列変換を行ない、直列データを出力
端子１２に出力する。
尚、上述した実施例は４ビツト構成の入力データをシフ
トする場合について説明したが、Ｎビット構成の入力デ
ータをＭビットシフトする場合に於いても、（Ｎ＋１）
個の入力端子を有するセレクタをＭ個並列に配置すると
共に、Ｍ個の選択制御信号発生用のＲＯＭを設けること
により、上述したと同様なビットシフト回路を構成する
ことができる。また、実施例に於いては、ビットシフト
量を２の補数表現で表現した場合を例にとって説明した
が、ビットシフトｆｆｉの表現方法はこれに限られるも
のではなく、ＲＯＭの記憶内容を変更することによりビ
ットシフト量の表現方法を変更することができる。
トする場合について説明したが、Ｎビット構成の入力デ
ータをＭビットシフトする場合に於いても、（Ｎ＋１）
個の入力端子を有するセレクタをＭ個並列に配置すると
共に、Ｍ個の選択制御信号発生用のＲＯＭを設けること
により、上述したと同様なビットシフト回路を構成する
ことができる。また、実施例に於いては、ビットシフト
量を２の補数表現で表現した場合を例にとって説明した
が、ビットシフトｆｆｉの表現方法はこれに限られるも
のではなく、ＲＯＭの記憶内容を変更することによりビ
ットシフト量の表現方法を変更することができる。
以上説明したように、本発明は、Ｎピント構成の入力デ
ータと接地データとを入力とし、ＲＯＭ等からなる選択
制御信号生成手段から出力される選択制御信号に従って
入力されたデータの内の１つを他のセレクタと同時に選
択出力するセレクタをＮ個設けたものであり、入力デー
タのビット数及びシフト量にかかわらず、セレクタ１段
分の遅延時間で入力データをシフトすることができるの
で、従来例に比較して遅延時間を少ないものにすること
ができる効果がある。
ータと接地データとを入力とし、ＲＯＭ等からなる選択
制御信号生成手段から出力される選択制御信号に従って
入力されたデータの内の１つを他のセレクタと同時に選
択出力するセレクタをＮ個設けたものであり、入力デー
タのビット数及びシフト量にかかわらず、セレクタ１段
分の遅延時間で入力データをシフトすることができるの
で、従来例に比較して遅延時間を少ないものにすること
ができる効果がある。
第１図は本発明の実施例のブロック図、第２図は信号Ａ
ｓ、Ａｘ、Ａ＋ とＲＯＭ５〜８の入出力との関係を示
す図及び、 第３図は従来例のブロック図である。 図に於いて、１〜４．３１〜３５・・・セレクタ、５〜
８・・・ＲＯＭ、９．３６・・・直列並列変換回路、１
０．３７・・・並列直列変換回路、１１．１３〜１５．
３８．４０〜４２・・・入力端子、１２．３９・・・出
力端子。
ｓ、Ａｘ、Ａ＋ とＲＯＭ５〜８の入出力との関係を示
す図及び、 第３図は従来例のブロック図である。 図に於いて、１〜４．３１〜３５・・・セレクタ、５〜
８・・・ＲＯＭ、９．３６・・・直列並列変換回路、１
０．３７・・・並列直列変換回路、１１．１３〜１５．
３８．４０〜４２・・・入力端子、１２．３９・・・出
力端子。
Claims (1)
- 【特許請求の範囲】 Ｎビット構成の入力データを任意のビット数だけシフト
するビットシフト回路に於いて、 （Ｎ＋１）個の入力端子を有し、前記Ｎビット構成の入
力データと接地データとが入力されるＮ個のセレクタと
、 該各セレクタ対応に設けられ、ビットシフト量に対応し
た選択制御信号を出力する選択制御信号生成手段とを含
み、 前記各セレクタは前記対応する選択制御信号生成手段か
らの選択制御信号に従って前記（Ｎ＋１）個の入力端子
に加えられているデータの内の１つを選択出力すること
を特徴とするビットシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257677A JPH0199123A (ja) | 1987-10-13 | 1987-10-13 | ビットシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257677A JPH0199123A (ja) | 1987-10-13 | 1987-10-13 | ビットシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199123A true JPH0199123A (ja) | 1989-04-18 |
Family
ID=17309571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257677A Pending JPH0199123A (ja) | 1987-10-13 | 1987-10-13 | ビットシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199123A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008502975A (ja) * | 2004-06-16 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理装置 |
| CN104808966A (zh) * | 2014-01-29 | 2015-07-29 | 马维尔以色列(Misl)有限公司 | 有效编码的方法和装置 |
-
1987
- 1987-10-13 JP JP62257677A patent/JPH0199123A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008502975A (ja) * | 2004-06-16 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理装置 |
| US9239702B2 (en) | 2004-06-16 | 2016-01-19 | Intel Corporation | Data processing apparatus |
| CN104808966A (zh) * | 2014-01-29 | 2015-07-29 | 马维尔以色列(Misl)有限公司 | 有效编码的方法和装置 |
| CN104808966B (zh) * | 2014-01-29 | 2019-03-12 | 马维尔以色列(M.I.S.L.)有限公司 | 有效编码的方法和装置 |
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