JPH0199126A - 拡張精度除算処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点問題点を解
決するための手段 作用 実施例 発明の効果 〔概要〕 高基数非回復型除算回路を用いて、拡張精度の除算を行
う除算方式に関し、 高基数非回復型除算回路の入出力バスの幅、及び該除算
回路が取り扱うデータ幅を広げないで、実効的に拡張精
度の除算命令（ＤＸＲ命令）を高速に実行することを目
的とし、 １サイクルタイムで、ｎビットの商を生成する高基数非
回復型除算装置であって、除数レジスタと、除数の倍数
発生回路と、加算器と部分商予測器と、部分商発生器と
、部分剰余レジスタとから構成される除算回路において
、上記除数レジスタ。

及び部分剰余レジスタを、該除算回路のデータ幅で拡張
し、上記除算回路の演算部を、演算データの上記拡張さ
れたデータ幅を単位として、下位から上位への順序で時
分割で使用し、拡張精度の除算を行うように構成する。

〔産業上の利用分野〕

本発明は、高基数非回復型除算回路を用いて、拡張精度
の除算を行う除算方式に関する。

従来から拡張精度の除算を、例えば、ソフトウェ、アを
用いて、通常の演算回路で実行することが行われていた
が、最近の計算機システムによるデータ処理の量の増加
に伴って、該高精度の除算を高速に行うことが必要とさ
れるようになり、専用の除算回路、例えば、高基数非回
復型除算回路を用いて、高速に、拡張精度の除算を行う
除算方式％式％ 〔従来の技術と発明が解決しようとする問題点〕第３図
は従来の高基数非回復型除算回路による除算方式を説明
する図である。

除算方式の１つとして、高基数非回復型除算方式が公知
の引き離し法の１つとしてよく用いられている。

該高基数非回復型除算方式は、 Ｒ１”ＲＯ＋ｍ＊［） なる演算式で与えられる。

ここで、ＲＯは被除数であり、Ｒ１は最初の除算結果に
おける部分剰余であり、Ｄは除数２ｍは除倍数である。

そしてｎビットの列は、ｒを基数とするし桁の数字と同
じであって、該基数ｒ＝２′ｌ′しで与えられる。

上記の基数ｒ＝１６（但し、ｎ＝４．　Ｌ＝１）とする
と、上記除倍数ｍは、（−１５≦ｍ≦１５）の範囲に入
る。

更に、２回目以降の演算は、以下の漸化式で与えられる
。

即ち、　Ｒ１＝　ｒ＊Ｒｉ−ｔ　＋　ｍｔＤ・１６＊Ｒ
ｔ−（＋　　ｍｔＤ ここで、Ｒｔ−１はｉ−１番目の部分剰余Ｒ０は１番目
の部分剰余 上記の演算によって求められる部分商ｑ、は、減算のと
き： Ｒ８が正のとき：　Ｑｉ−１”＋１１４−１Ｒ１が負の
とき：　Ｑｔ−＋□（ｍｔ−＋）−１（引き過ぎた場合
） 加算のとき： Ｒ１が正のとき：　Ｑｉ−＋・１６−（ｍｉ−＋）Ｒ４
が正のとき：　ＱＬ−＋＝１６−　（ｍｉ−＋ＬＬ（加
え足りない場合） である。

又、上記の除倍数ｍは、上記に示すように予測商であり
、除算の結果により、上記部分商ｑを求め、該除倍数ｍ
は現在の部分剰余Ｒ，と、除数りの各上位の数ビットの
値によって予測でき、本質的に除数、被除数のデータ長
に依存しない。

第３図は、実際に、上記の演算式、 Ｒ１ｇ１６１６＊Ｒｔ　　＋　　ｍ＊Ｄを実行するため
の高基数非回復型除算回路の一例であって、本例では、
例えば、最大８バイ）　（８Ｂ）幅のデータの除算を行
うことができる。

今、除数レジスタ（Ｄ）１に除数が設定され、部分剰余
レジスタ（ＰＲ）　６に被除数が設定されると、該除数
の上位桁（ＤＳＩ？Ｉ（）と、被除数が３人力桁上げ保
存加算器（ＣＳＡ１．２）　３１．３２等を通して部分
商予測回路（ＱＰＤ）　４に入力され、最上位の商を予
測する信号（ｍ）が出力される。

れる複数のルートを選択して、何れかの出力をセレクト
し、減数レジスタ（ＳＲＩ、ＳＲ２，５Ｒ３）　２２に
セットする。

続いて、４つの入力信号である上記減数レジスタ（ＳＲ
Ｉ、ＳＲ２，５Ｒ３）　２２の出力と、部分剰余レジス
タ（ＰＲ）　６の出力とが、３人力桁上げ保存加算器（
ＣＳＡ１．２）　３１　、及び桁上げ伝播加算器（ＣＰ
Ａ）　３２を用いて加算され、その結果は再び上記部分
剰余レジスタ（ＰＲ）　６に、４ビツト左シフトしてセ
ットされる。

上記桁上げ伝播加算器（ＣＰＡ）　３２の出力の上位ビ
ットは部分商予測回路（ＱＰＤ）　４に入力され、次に
選択すべき３種類の減数レジスタ（ＳＲ１，５Ｉｌｉ２
，５Ｒ３）２２への入力を決定するように動作する。

このようにして得られた部分商ｑ、は、部分商発生器（
ＱＧ）　７において、上記の補正式に基づいて正しい商
を計算し、部分商レジスタ（ＦＱ）　７にセットする。

固定小数点の除算で、剰余を必要とするときには、同時
に、図示していない剰余レジスタに格納されている剰余
を剰余補正回路で補正して正しい剰余を生成することが
できる。

本図から明らかなように、論理的には、除数レジスタ（
Ｄ）　１．減数レジスタ（ＳＲＩ、ＳＲ２，５Ｒ３）　
２２．及び部分剰余レジスタ（ＰＲ）　６．桁上げ保存
加算器（Ｃ３ＡＩ、２）　３１　、桁上げ伝播加算器（
ＣＰＡ）３２等の機能回路のビット幅を拡張すれば、例
えば、８バイト以上の除算回路を構築することができる
が、ビット幅を拡張すると、それだけハードウェア量、
及び演算サイクルタイムが増加することになる。

又、通常の演算回路を用いて、例えば、マイクロプログ
ラム制御で、該拡張精度除算命令（ＤＸＲ命令）を実行
して、１ピント宛商を求める方式も行われているが、該
拡張精度除算命令（ＤＸＲ命令）の実効時間が極端に長
くなると云う問題があった。

本発明は上記従来の欠点に迄み、データ処理によく用い
られている高基数非回復型除算回路の入出力バスの幅、
及び該除算回路で取り扱うデータ幅を広げないで、実効
的に、拡張精度除算命令（ＤＸＲ命令）を高速に実行で
きる除算方式を提供することを目的とするものである。

〔問題点を解決するための手段〕

上記の問題点は下記構成の除算方式によって解決される
。

（１）１サイクルタイムで、ｎビットの商を生成する高
基数非回復型除算装置であって、除数レジスタと、除数
の倍数発生回路と、加算器と部分商予測器と部分商発生
器と部分剰余レジスタとから構成される除算回路におい
て、 上記除数レジスタ、及び部分剰余レジスタを、該除算回
路のデータ幅で拡張し、 上記除算回路の演算部を、演算データの上記拡張された
データ幅を単位として、下位から上位への順序で時分割
で使用し、拡張精度の除算を行うように構成する。

（２）上記拡張精度の除算を行うのに、上記拡張された
除数レジスタの下位側、上位側にそれぞれ上記除算回路
のデータ幅の単位で除数の下位データと上位データを設
定し、 上記部分剰余レジスタの下位側には、被除数の上位デー
タを、該部分剰余レジスタの上位側には下位データを、
それぞれ上記除算回路のデータ幅の単位で設定し、 最初の演算サイクルでは、上記除数と被除数の下位デー
タの演算を行い、該演算結果を１桁分左シフトして上記
部分剰余レジスタの下位側に設定すると共に、該部分剰
余レジスタの下位側に設定されていた上記被除数の上位
データを、該部分剰余レジスタの上位側に転送し、且つ
、該演算で生成されたキャリ情報を上位データに伝播さ
せ、次のサイクルにおいては、上記除数と被除数の上位
データの演算を行うことを繰り返して、拡張精度の除算
を行うように構成する。

Ｃ作用〕 即ち、本発明によれば、１サイクルタイムで、ｎビット
の商を生成する高基数非回復型除算装置であって、除数
レジスタと、除数の倍数発生回路と、加算器と部分商予
測器と、部分商発生器と、部分剰余レジスタとから構成
される除算回路において、上記除数レジスタ、及び部分
剰余レジスタのみを、該除算回路のデータ幅で拡張し、
その他の演算回路を時分割で使い分けるようにする。

例えば、８バイト幅の高基数非回復型除算回路で、１６
バイト幅のデータに対して除算を行う場合、上記除数レ
ジスタ（Ｄ）を上位側（ＤＨ）と、下位側（ＤＬ）の２
つに拡張すると共に、部分剰余レジスタも（ＰＲ）も上
位側（ＰＲＯ）と、下位側（ＰＲＬ）に拡張する。

そして、拡張精度除算命令（ＤＸＲ命令）を実行する際
には、２つのステップに分けて演算する。

先ず、最初に下位側の部分剰余（ｐＲＬｉ）を求める演
算を行い、次に上位側の部分剰余（ＰＲＯ４）を求める
演算を行う。

このとき、上記下位側の部分剰余（ＰＲｃｉ）を求める
演算で発生したキャリは上位側の演算に伝播させる。具
体的には、加算器のキャリ入力に入力する。

上記２つのステップの演算を該拡張精度除算命令（ＤＸ
Ｒ命令）が必要とするデータ幅の商が得られる迄繰り返
すようにしたものである。

従って、本発明によれば、高基数非回復型除算回路のデ
ータ幅を広げることなく、実効的に、拡張精度除算命令
（ＤＸＩ？命令）を高速に実行することができる効果が
ある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例をブロック図で示した図であ
り、第２図は本発明による拡張精度除算方式の動作を模
式的に示した図であって、（ａ）は初期設定ステップを
示し、（ｂ）は演算ステップを示していて、拡張された
除数レジスタ（ＤＬ、ＤＨ）　１゜、部分剰余レジスタ
（ＰＲＬ、ＰＲ）ｌ）　６”、及び初期設定ステップに
おける除数、被除数の設定手段、第２ステツプでの演算
結果を上記部分剰余レジスタ（ＰＲ，、ＰＲ）ｌ）　６
”に設定する手段が本発明を実施するのに必要な手段で
ある。尚、全図を通して同じ符号は同じ対象物を示して
いる。

以下、第１図、第２図によって、本発明の拡張精度除算
方式を説明する。

本発明を実施しても、高基数非回復型除算回路での基本
的な除算動作は特に変わることはないので省略し、ここ
では、１６バイト幅の除算を８バイト幅の除算回路で行
うのに、該除算回路を時分割で使い分けて、該拡張精度
の除算を行う方式を中心にして説明する。

本発明を実行するのに使用される拡張精度除算命令（Ｄ
ＸＲ命令）の仕様を示すと以下の通りとなる。

ＤＸＲ命令（４バイト）： 数部である。

該拡張精度除算命令（ＤＸＲ命令）においては、上記の
第１オペランド（被除数）が第２オペランド（除数）で
割られ、正規化された商が第１オペランドに格納される
。

この時、剰余は保存されない。又、第１オペランドの小
数部（Ｆ）、及び第２オペランドの小数部（Ｆ）は、そ
れぞれ、２８デジツト　（桁）　（１１２ビツト）あり
、高い精度で除算結果を求める必要があるときに選択的
に使用される。

尚、前述のように、実際の除算回路のデータ幅は、例え
ば、８バイトであるが、上記の仕様から明らかな如く、
演算に使用される有効桁幅は２８デジット（１４バイト
）であるので、該データを左詰めにして、最下位の４デ
ジツト（２バイト）には０′を入れて、除数レジスタ（
ＯＬ、ＤＨ）　１°、被除数レジスタ（部分剰余レジス
タ（ＰＲＬ、ＰＲＨ）　６’）に設定する。

先ず、最初に、除数、被除数の小数部を取り出して下位
データと上位データに分割し、除数レジスタの上位側（
ＤＨ）　ｌａ”に該除数の上位データを設定し、該除数
レジスタの下位側（ＤＬ）　ｌｂ’　に該除数の下位デ
ータを設定し、且つ、部分剰余レジスタの上位側（ｐＲ
，） ６ａ＋には被除数の下位データを設定し、該部分剰余レ
ジスタの下位側（ＰＲｔ）　６ｂ’　には、該被除数の
上位データを設定する。（第２図（ａ）参照）ここで、
本発明の拡張精度の除算を開始すると、先ず、下位デー
タの演算が行われ、該演算結果は、４ビツト（１桁）左
シフトされて、部分剰余レジスタの下位側（ＰＲｔ）　
６°ｂ“に格納される、このとき、あふれた４ビツトは
、レジスタ（ＳＦ）　６ｃに保持される。

この動作と共に、部分剰余レジスタの該下位側（ＰＲＬ
）　ｓｂ’　に設定されていた、上記被除数の上位デー
タを、該部分剰余レジスタの上位側（ＰＲＨ）　６ａ’
に転送する。

又、この下位データの演算で発生したキャリは加算器３
のキャリ入力に人力されることにより、次の上位データ
の演算サイクル■での上位データの演算に伝播される。

（第２図（ｂ）の下位データの演算サイクル■参照） 次に、該上位データの演算サイクル■において、上位デ
ータ側の演算を行い、結果を４ビツト左シフトして、再
び、部分剰余レジスタの下位側（ＰＲＬ）６ｂ’に格納
する。これと共に、該部分剰余レジスタの下位側（ＰＲ
Ｌ）　６ｂ”に設定されていた下位データを上位側（Ｐ
Ｒｏ）　６ａ’　に転送する。

又、このとき、上記レジスタ（ＳＦ）　５ｃに保持され
ている、上記下位データの演算結果を４ビツト左シフト
して部分剰余レジスタの下位側（ＰＲＪ　６ｂ’に格納
した時のあふれビットを、該部分剰余レジスタの下位側
（ＰＲＬ）　６ｂ’　の最下位に置数する。（第２図（
ｂ）の上位データの演算サイクル参照）上記の２ステツ
プの演算において、部分商予測回路４からの商予測値（
ｍ）は、下位側演算と上位側演算で同じ値を使用する。

具体的には、上位データの演算サイクル■では、上記商
予測値（ｍ）をレジスタ（ＱＳＩ）　８０にシフトした
ものを使用する。

以後、データ幅分の商が得られる迄、該２ステ・ノブの
動作を繰り返す。

商レジスタ（ＦＱ）　７のデータ幅は８バイトであるの
で、核間のデータ幅が８バイトに達したら一旦最終結果
を格納するレジスタ　（図示せず）にはき出すことを行
う。

尚、上記の実施例においては、除数レジスタ。

部分剰余レジスタを上位と、下位の２倍に拡張する例で
説明したが、本発明の主旨から考えて、該上位、下位だ
けの拡張に限定されるものではなく、演算データのデー
タ幅に対応して、３倍、４倍。

−に拡張できるととは云う迄もないことである。

このように、本発明は、高基数非回復型除算回路におい
て、被除数、及び部分剰余を格納する部分剰余レジスタ
、並びに除数を格納する除数レジスタを、該除算回路の
データ幅、例えば、８バイト分の拡張を行い、該除算回
路を演算データ、例えば、１６バイトの上位８バイトと
、下位８バイトで交互に使用することにより、通常のデ
ータ幅の除算回路で拡張精度除算命令を高速に実行する
ようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の拡張精度除算処
理方式は、１サイクルタイムで、ｎビットの商を生成す
る高基数非回復型除算装置であって、除数レジスタと、
除数の倍数発生回路と、加算器と部分商予測器と、部分
商発生器と、部分剰余レジスタとから構成される除算回
路において、上記除数レジスタ、及び部分剰余レジスタ
を、該除算回路のデータ幅で拡張し、上記除算回路の演
算部を、演算データの上記拡張されたデータ幅を単位と
して、下位から上位への順序で時分割で使用し、拡張精
度の除算を行うようにしたものであるので、高基数非回
復型除算回路のデータ幅を広げることなく、実効的に、
拡張精度除算命令（ＤＸＲ命令）を高速に実行すること
ができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロック図で示した図。 第２図は本発明による拡張精度除算方式の動作を模式的
に示した図。 第３図は従来の貰基数非回復型除算回路による除算方式
を説明する図。 である。 図面において、 １．１゛は除数レジスタ（Ｄ）。 １８″は除数レジスタの上位側（ＤＨ）。 ｌｂ’　は除数レジスタの下位側（ＤＬ）。 ２は除数の倍数発生回路。 ２１は乗算回路（×±１．Ｘ±２／４．　Ｘ上８／１６
）　。 ２２は減数レジスタ（ＳＲＩ　、　ＳＲ２、５Ｒ３）　
。 ３は加算器。 ３１は３人力桁上げ保存加算器（ＣＳＡＩ、Ｃ３Ａ２）
　。 ３２は桁上げ伝播加算器（ＣＰ八）。 ４は部分商予測回路（ＱＰＤ）。 ５は部分商発生器（ＱＧ）。 ６．６゛は部分剰余レジスタ（ＰＲ）。 ６ａ＋　は部分剰余レジスタの上位側（ＰＲ，４）　。 ６ｂ’　は部分剰余レジスタの下位側（ＰＲＬ）。 ７は商レジスタ（ＦＱ）　。 ■、■は演算サイクル。 をそれぞれ示す。

Claims (2)

【特許請求の範囲】
1. （１）１サイクルタイムで、ｎビットの商を生成する高
   基数非回復型除算装置であって、除数レジスタ（１’）
   と、除数の倍数発生回路（２）と、加算器（３）と部分
   商予測器（４）と部分商発生器（５）と部分剰余レジス
   タ（６’）とから構成される除算回路において、 上記除数レジスタ（１’）、及び部分剰余レジスタ（６
   ’）を、該除算回路のデータ幅で拡張し、上記除算回路
   の演算部を、演算データの上記拡張されたデータ幅を単
   位として、下位から上位への順序で時分割で使用し、拡
   張精度の除算を行うことを特徴とする拡張精度除算処理
   方式。
2. （２）上記拡張精度の除算を行うのに、上記拡張された
   除数レジスタ（１’）の下位側（１ｂ’）、上位側（１
   ａ’）にそれぞれ上記除算回路のデータ幅の単位で除数
   の下位データと上位データを設定し、 上記部分剰余レジスタ（６’）の下位側（６ｂ’）には
   、被除数の上位データを、該部分剰余レジスタ（６’）
   の上位側（６ａ’）には下位データを、それぞれ上記除
   算回路のデータ幅の単位で設定し、 最初の演算サイクルでは、上記除数と被除数の下位デー
   タの演算を行い、該演算結果を１桁分左シフトして上記
   部分剰余レジスタ（６’）の下位側（６ｂ’）に設定す
   ると共に、該部分剰余レジスタ（６’）の下位側（６ｂ
   ’）に設定されていた上記被除数の上位データを、該部
   分剰余レジスタ（６’）の上位側（６ａ’）に転送し、
   且つ、該演算で生成されたキャリ情報を上位データに伝
   播させ、 次のサイクルにおいては、上記除数と被除数の上位デー
   タの演算を行うことを繰り返して、拡張精度の除算を行
   うことを特徴とする特許請求の範囲第１項に記載の拡張
   精度除算処理方式。