JPH0199155A - レディ信号発生方式 - Google Patents
レディ信号発生方式Info
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- JPH0199155A JPH0199155A JP25761387A JP25761387A JPH0199155A JP H0199155 A JPH0199155 A JP H0199155A JP 25761387 A JP25761387 A JP 25761387A JP 25761387 A JP25761387 A JP 25761387A JP H0199155 A JPH0199155 A JP H0199155A
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- JP
- Japan
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- ready
- clock
- level
- response signal
- signal
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
非同期応答信号をレディ発生回路に入力し、ＭＰＵへの
レディ信号をアクティブにする場合のレディ信号発生方
式に関し、 非同期の場合、非同期応答信号受信をサンプルしてから
、レディをア多ティブにする迄の時間を短く出来るレデ
ィ信号発生方式の提供を目的とし、クロックより僅か遅
延した遅延クロックを作成しておき、非同期応答信号を
、ラッチ回路を用い、該遅延クロックの立ち上がりでラ
ッチして同期レディ端子より入力させるように構成する
。
レディ信号をアクティブにする場合のレディ信号発生方
式に関し、 非同期の場合、非同期応答信号受信をサンプルしてから
、レディをア多ティブにする迄の時間を短く出来るレデ
ィ信号発生方式の提供を目的とし、クロックより僅か遅
延した遅延クロックを作成しておき、非同期応答信号を
、ラッチ回路を用い、該遅延クロックの立ち上がりでラ
ッチして同期レディ端子より入力させるように構成する
。
本発明は、マイクロプロセッサ（以下ＭＰＵと称す）よ
り、例えばメモリ制御回路に書込み又は読み出し命令を
発し、命令が完了したことを示す非同期応答信号をレデ
ィ発生回路に入力し、ＭＰＵへのレディ信号をアクティ
ブにする場合の、非同期応答信号入力をサンプルしてか
らレディ信号をアクティブにする迄の遅延を少なくした
レディ信号発生方式に関する。
り、例えばメモリ制御回路に書込み又は読み出し命令を
発し、命令が完了したことを示す非同期応答信号をレデ
ィ発生回路に入力し、ＭＰＵへのレディ信号をアクティ
ブにする場合の、非同期応答信号入力をサンプルしてか
らレディ信号をアクティブにする迄の遅延を少なくした
レディ信号発生方式に関する。
以下従来例を図を用いて説明する。
第４図は従来例のレディ信号発生方式のブロック図、第
５図は第４図のレディ発生回路のレディ動作を示す図で
、（Ａ）は同期応答信号の場合のレディの動作（Ｂ）は
非同期応答信号の場合のレディの動作を示している。
５図は第４図のレディ発生回路のレディ動作を示す図で
、（Ａ）は同期応答信号の場合のレディの動作（Ｂ）は
非同期応答信号の場合のレディの動作を示している。
ＭＰＵ５にレディ信号を与えるレディ発生回路４へのレ
ディ源としては、次に説明する如く同期レディ端子をＬ
レベルにする場合と非同期レディ端子をＬレベルにする
場合と２つの場合がある。
ディ源としては、次に説明する如く同期レディ端子をＬ
レベルにする場合と非同期レディ端子をＬレベルにする
場合と２つの場合がある。
ＭＰＵ５が、例えばメモリ制御回路６に書込み読み出し
命令を発すると、レディ発生回路４へのステータスＳＯ
又はＳｌをＬレベルとして命令を実行するハスサイクル
を知らせ、メモリ制御回路６はこの命令を処理し、終了
すると、非同期の場合は、非同期レディイネーブル（以
下ＡＲＤＹＥＮと称す）端子をＬレベルとして非同期レ
ディ（以下ＡＲＤＹと称す）端子側を選択し、同期の場
合は、同期レディイネーブル（以下５ＲＤＹＥＮと称す
）端子をＬレベルとして同期レディ （以下５ＲＤＹと
称す）端子側を選択し、Ｌレベルとする。
命令を発すると、レディ発生回路４へのステータスＳＯ
又はＳｌをＬレベルとして命令を実行するハスサイクル
を知らせ、メモリ制御回路６はこの命令を処理し、終了
すると、非同期の場合は、非同期レディイネーブル（以
下ＡＲＤＹＥＮと称す）端子をＬレベルとして非同期レ
ディ（以下ＡＲＤＹと称す）端子側を選択し、同期の場
合は、同期レディイネーブル（以下５ＲＤＹＥＮと称す
）端子をＬレベルとして同期レディ （以下５ＲＤＹと
称す）端子側を選択し、Ｌレベルとする。
尚、レディ発生回路４の、ＰＣＬＫゼネレータ９はクロ
ックと同期して２分周クロックを出力し、レディロジッ
ク８に供給するものである。
ックと同期して２分周クロックを出力し、レディロジッ
ク８に供給するものである。
又第５図のＴ、は、命令が発せられた場合Ｌレベルとな
るステータスＳＯ又はＳｌを見るステータスサイクルで
、Ｔ、は命令を実行している制御サイクルで、Ｔ、は次
の命令を待つ迄のアイドルサイクルである。
るステータスＳＯ又はＳｌを見るステータスサイクルで
、Ｔ、は命令を実行している制御サイクルで、Ｔ、は次
の命令を待つ迄のアイドルサイクルである。
第５図（Ａ）、（Ｂ）のｓｉ、ｓｏに示す如くステータ
スＳ１又はＳＯがＬレベルとなり、レディロジック８に
よりクロックの立ち下がりエッヂで、Ｌレベルにサンプ
ルされた時は、バスサイクルの最初であるので、レディ
信号はインアクティブ（Ｈレベル）となる。
スＳ１又はＳＯがＬレベルとなり、レディロジック８に
よりクロックの立ち下がりエッヂで、Ｌレベルにサンプ
ルされた時は、バスサイクルの最初であるので、レディ
信号はインアクティブ（Ｈレベル）となる。
次のステップの動作につき、まず、同期応答の場合でレ
ディロジック８の動作を第５図（Ａ）を用いて説明する
。
ディロジック８の動作を第５図（Ａ）を用いて説明する
。
次は、制御サイクルで、ステータスＳ１及びＳＯがイン
アクティブ（Ｈレベル）となっており、２分周クロック
（以下ＰＣＬＫと称す）がＨレベルである場合に、クロ
ックの立ち下がりエツジで、命令動作中で５ＲＤＹ＋５
ＲＤＹＥＮがＨレベルであることがサンプルされる。こ
の場合はＨレベルであるのでレディはアクティブにはさ
れず、第５図（Ａ）のＲＥＡＤＹに示す如くＨレベルを
続ける。
アクティブ（Ｈレベル）となっており、２分周クロック
（以下ＰＣＬＫと称す）がＨレベルである場合に、クロ
ックの立ち下がりエツジで、命令動作中で５ＲＤＹ＋５
ＲＤＹＥＮがＨレベルであることがサンプルされる。こ
の場合はＨレベルであるのでレディはアクティブにはさ
れず、第５図（Ａ）のＲＥＡＤＹに示す如くＨレベルを
続ける。
次に、命令動作が完了すると５ＲＤＹがＬレベルになり
５ＲＤＹ＋５ＲＤＹＥＮがＬレベルになったことが、Ｐ
ＣＬＫがＨレベルである場合に、クロックの立ち下がり
エッヂで、サンプルされるとレディは第５図（Ａ）のＲ
ＥＡＤＹに示す如くアクティブ（Ｌレベル）にされる。
５ＲＤＹ＋５ＲＤＹＥＮがＬレベルになったことが、Ｐ
ＣＬＫがＨレベルである場合に、クロックの立ち下がり
エッヂで、サンプルされるとレディは第５図（Ａ）のＲ
ＥＡＤＹに示す如くアクティブ（Ｌレベル）にされる。
この場合は同期している為に、５ＲＤＹ＋５ＲＤＹＥＮ
をクロックの立ち下がりエッヂでサンプルした時の、セ
ットアツプ、ホールド時間は指定通りになっているので
、５ＲＤＹ＋５ＲＤＹＥＮがＬレベルになっているのを
サンプルした時（ＳＲＤＹ＋５ＲＤＹＥＮのイ点）、直
ちにレディをアクティブ（Ｌレベル）とする。
をクロックの立ち下がりエッヂでサンプルした時の、セ
ットアツプ、ホールド時間は指定通りになっているので
、５ＲＤＹ＋５ＲＤＹＥＮがＬレベルになっているのを
サンプルした時（ＳＲＤＹ＋５ＲＤＹＥＮのイ点）、直
ちにレディをアクティブ（Ｌレベル）とする。
次は、非同期の場合でシンクロナイザ７の動作を第５図
（Ｂ）を用いて説明する。
（Ｂ）を用いて説明する。
制御サイクルで、ステータスＳ１及゛びＳＯがインアク
ティブ（Ｈレベル）で、クロックの立ち下がりエッヂで
、ＡＲＤＹ＋ＡＲＤＹＥＮのＨレベルがサンプルされる
と、ラッチされ、次の、ＰＣＬＫがＨレベルである場合
に、クロックの立ち下がりエッヂでサンプルされる。こ
の場合はＨレベルであるのでレディはアクティブにはさ
れず、第５図（Ｂ）のＲＥＡＤＹに示す如くＨレベルを
続ける。
ティブ（Ｈレベル）で、クロックの立ち下がりエッヂで
、ＡＲＤＹ＋ＡＲＤＹＥＮのＨレベルがサンプルされる
と、ラッチされ、次の、ＰＣＬＫがＨレベルである場合
に、クロックの立ち下がりエッヂでサンプルされる。こ
の場合はＨレベルであるのでレディはアクティブにはさ
れず、第５図（Ｂ）のＲＥＡＤＹに示す如くＨレベルを
続ける。
次に、命令動作が完了するとＡＲＤＹがＬレベルになり
ＡＲＤＹ＋ＡＲＤＹＥＮがＬレベルになったことが、ク
ロックの立ち下がりエツジで、サンプルされると（ＡＲ
ＤＹ＋ＡＲＤＹＦ、Ｈの四点）ラッチされ、シンクロナ
イザ７の出力にて、次の、ＰＣＬＫがＨレベルである場
合に、クロックの立ち下がりエツジでサンプルされ、Ｌ
レベルであるのでレディロジック８を介して直ちにレデ
ィをアクティブ（Ｌレベル）とする。
ＡＲＤＹ＋ＡＲＤＹＥＮがＬレベルになったことが、ク
ロックの立ち下がりエツジで、サンプルされると（ＡＲ
ＤＹ＋ＡＲＤＹＦ、Ｈの四点）ラッチされ、シンクロナ
イザ７の出力にて、次の、ＰＣＬＫがＨレベルである場
合に、クロックの立ち下がりエツジでサンプルされ、Ｌ
レベルであるのでレディロジック８を介して直ちにレデ
ィをアクティブ（Ｌレベル）とする。
この場合は、非同期であるので、ＡＲＤＹ＋ＡＲＤＹＥ
ＮのＬレベルをクロックの立ち下がりエツジでサンプル
した時、セットアツプ、ホールド時間は指定通りになっ
ているとは限らないので、次のサイクルまでラッチし、
１サイクル後のサイクルでＬレベルと判断された時、レ
ディをアクティブ（Ｌレベル）としている。
ＮのＬレベルをクロックの立ち下がりエツジでサンプル
した時、セットアツプ、ホールド時間は指定通りになっ
ているとは限らないので、次のサイクルまでラッチし、
１サイクル後のサイクルでＬレベルと判断された時、レ
ディをアクティブ（Ｌレベル）としている。
上記説明の如（、非同期の場合、非同期応答信号受信（
ＡＲＤＹ＋ＡＲＤＹＥＮがＬレベル）をサンプルしてか
ら、レディをアクティブ（Ｌレベル）にする迄に１サイ
クル時間がかかり、ＭＰＵを待たせる時間が長い問題点
がある。
ＡＲＤＹ＋ＡＲＤＹＥＮがＬレベル）をサンプルしてか
ら、レディをアクティブ（Ｌレベル）にする迄に１サイ
クル時間がかかり、ＭＰＵを待たせる時間が長い問題点
がある。
本発明は、非同期の場合、非同期応答信号受信をサンプ
ルしてから、レディをアクティブにする迄の時間を短く
出来るレディ信号発生方式の提供を目的としている。
ルしてから、レディをアクティブにする迄の時間を短く
出来るレディ信号発生方式の提供を目的としている。
第１図は本発明の原理ブロック図であり（Ａ）はそのブ
ロック図、（Ｂ）はそのタイムチャートである。
ロック図、（Ｂ）はそのタイムチャートである。
第１図に示す如く、応答信号が、同期レディ端子より入
力するとクロックの立ち下がりでレディ信号を出力し、
非同期レディ端子より入力するとクロックの立ち下がり
でラッチし次のクロックの立ち下がりでレディ信号を出
力するレディ発生回路において、 該クロックより僅か遅延した遅延クロック１を作成して
おき、非同期応答信号を、ラッチ回路２を用い、該遅延
クロック１の立ち上がりでランチして該同期レゾ′イ端
子より入力させるようにした構成とする。
力するとクロックの立ち下がりでレディ信号を出力し、
非同期レディ端子より入力するとクロックの立ち下がり
でラッチし次のクロックの立ち下がりでレディ信号を出
力するレディ発生回路において、 該クロックより僅か遅延した遅延クロック１を作成して
おき、非同期応答信号を、ラッチ回路２を用い、該遅延
クロック１の立ち上がりでランチして該同期レゾ′イ端
子より入力させるようにした構成とする。
本発明によれば、クロックより僅か遅延した遅延クロッ
ク１の立ち上がりで、非同期応答信号受信（ＡＲＤＹが
Ｌレベル）をサンプルした時はラッチ回路２を用いラッ
チし、同期レディ端子より入力させる。
ク１の立ち上がりで、非同期応答信号受信（ＡＲＤＹが
Ｌレベル）をサンプルした時はラッチ回路２を用いラッ
チし、同期レディ端子より入力させる。
これにより、第１図（Ｂ）に示す如く、レディ発生回路
では、次のクロックの立ち下がりにて、入力応答信号が
Ｌレベルであることをサンプルし、直ちにレディをアク
ティブにする。
では、次のクロックの立ち下がりにて、入力応答信号が
Ｌレベルであることをサンプルし、直ちにレディをアク
ティブにする。
従って、非同期応答信号受信をサンプルしてから、レデ
ィをアクティブにする迄の時間は１／２サイクル以下と
なり、ＭＰＵを待たせる時間を短くすることが出来る。
ィをアクティブにする迄の時間は１／２サイクル以下と
なり、ＭＰＵを待たせる時間を短くすることが出来る。
以下本発明の１実施例に付き図に従って説明する。
第２図は本発明の実施例のレディ信号発生方式のブロッ
ク図、第３図は第２図の場合のレディ動作のタイムチャ
ートである。
ク図、第３図は第２図の場合のレディ動作のタイムチャ
ートである。
第２図で第４図の場合と異なる点は、非同期の場合でも
、５ＲＤＹＥＮをＬレベルとし、５ＲＤＹ側を選択し、
非同期応答信号はフリップフロップ（以下ＦＦと称す）
２に入力するようにしておき、クロックより僅か遅延さ
せた遅延クロック１にてラッチさせ、５ＲＤＹ端子に入
力するようにした点である。
、５ＲＤＹＥＮをＬレベルとし、５ＲＤＹ側を選択し、
非同期応答信号はフリップフロップ（以下ＦＦと称す）
２に入力するようにしておき、クロックより僅か遅延さ
せた遅延クロック１にてラッチさせ、５ＲＤＹ端子に入
力するようにした点である。
以下この異なる点を中心にして説明する。
第３図のＣＬＫに示すクロックより僅か遅延したＤＣＬ
Ｋに示す遅延クロック１を作成しＤ−ＦＦ２のクロック
端子に加えておく。
Ｋに示す遅延クロック１を作成しＤ−ＦＦ２のクロック
端子に加えておく。
第３図ＡＲＤＹ２に示す如き非同期応答信号がＤ−ＦＦ
２に入力し、遅延クロック１の立ち上がりにてこれをサ
ンプルすると、第３図の５ＲＤＹ入力に示す如くこれを
ラッチし、オア回路３を介してレディ発生回路の５ＲＤ
Ｙ端子に入力する。
２に入力し、遅延クロック１の立ち上がりにてこれをサ
ンプルすると、第３図の５ＲＤＹ入力に示す如くこれを
ラッチし、オア回路３を介してレディ発生回路の５ＲＤ
Ｙ端子に入力する。
５ＲＤＹ端子に入力したので、レディ発生回路４のレデ
ィロジック８では次のクロックの立ち下がりエツジで、
Ｌレベルであることをサンプルし直ちにレディをアクテ
ィブ（Ｌレベル）とする。
ィロジック８では次のクロックの立ち下がりエツジで、
Ｌレベルであることをサンプルし直ちにレディをアクテ
ィブ（Ｌレベル）とする。
従来の非同期の場合は、第３図のＡＲＤＹＩ。
ラッチに示す如く、非同期応答信号をサンプルしてから
レディをアクティブ（Ｌレベル）にする迄に１サイクル
遅延していたものが、本発明の場合は１／２サイクル以
下の遅延となる。
レディをアクティブ（Ｌレベル）にする迄に１サイクル
遅延していたものが、本発明の場合は１／２サイクル以
下の遅延となる。
尚、同期の場合は、第３図５ＲＤＹに示す如く応答信号
をサンプルすると直ちにレディをアクティブ（Ｌレベル
）にする。
をサンプルすると直ちにレディをアクティブ（Ｌレベル
）にする。
以上詳細に説明せる如く本発明によれば、非同期応答信
号受信をサンプルしてから、レディをアクティブにする
迄の時間は１／２サイクル以下となり、ＭＰＵを待たせ
る時間を短くすることが出来る効果がある。
号受信をサンプルしてから、レディをアクティブにする
迄の時間は１／２サイクル以下となり、ＭＰＵを待たせ
る時間を短くすることが出来る効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のレディ信号発生方式のブロッ
ク図、 第３図は第２図の場合のレディ動作のタイムチャート、 第４図は従来例のレディ信号発生方式のブロック図、 第５図は第４図のレディ発生回路のレディ動作を示す図
である。 図において、 １は遅延クロック、 ２はランチ回路、フリップフロップ、 ３はオア回路、 ４はレディ発生回路、 ５はマイクロプロセッサ、 ６はメモリ制御回路、 ７はシンクロナイザ、 ８はレディロジック、 ９はＰＣＬＫゼネレータを示す。 Ｉべν”ｊ′ＸＪ７ ′〈＝二／ （Ａ） み発明の斤工室ダ 手 １ 区 月＝４日日の災七シックのしデイ４シテ灸（生方ルーの
アｎ・７）利手 ２ 図
ク図、 第３図は第２図の場合のレディ動作のタイムチャート、 第４図は従来例のレディ信号発生方式のブロック図、 第５図は第４図のレディ発生回路のレディ動作を示す図
である。 図において、 １は遅延クロック、 ２はランチ回路、フリップフロップ、 ３はオア回路、 ４はレディ発生回路、 ５はマイクロプロセッサ、 ６はメモリ制御回路、 ７はシンクロナイザ、 ８はレディロジック、 ９はＰＣＬＫゼネレータを示す。 Ｉべν”ｊ′ＸＪ７ ′〈＝二／ （Ａ） み発明の斤工室ダ 手 １ 区 月＝４日日の災七シックのしデイ４シテ灸（生方ルーの
アｎ・７）利手 ２ 図
Claims (1)
- 【特許請求の範囲】 応答信号が、同期レディ端子より入力するとクロックの
立ち下がりでレディ信号を出力し、非同期レディ端子よ
り入力するとクロックの立ち下がりでラッチし次のクロ
ックの立ち下がりでレディ信号を出力するレディ発生回
路において、 該クロックより僅か遅延した遅延クロック（１）を作成
しておき、非同期応答信号を、ラッチ回路（２）を用い
、該遅延クロック（１）の立ち上がりでラッチして該同
期レディ端子より入力させるようにしたことを特徴とす
るレディ信号発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25761387A JPH0199155A (ja) | 1987-10-13 | 1987-10-13 | レディ信号発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25761387A JPH0199155A (ja) | 1987-10-13 | 1987-10-13 | レディ信号発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199155A true JPH0199155A (ja) | 1989-04-18 |
Family
ID=17308696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25761387A Pending JPH0199155A (ja) | 1987-10-13 | 1987-10-13 | レディ信号発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165344A (ja) * | 2006-12-27 | 2008-07-17 | Kyocera Corp | インタフェース回路および電子機器 |
-
1987
- 1987-10-13 JP JP25761387A patent/JPH0199155A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165344A (ja) * | 2006-12-27 | 2008-07-17 | Kyocera Corp | インタフェース回路および電子機器 |
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