JPH0199250A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0199250A JPH0199250A JP62256945A JP25694587A JPH0199250A JP H0199250 A JPH0199250 A JP H0199250A JP 62256945 A JP62256945 A JP 62256945A JP 25694587 A JP25694587 A JP 25694587A JP H0199250 A JPH0199250 A JP H0199250A
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- JP
- Japan
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- sputtering
- semiconductor device
- thin
- temperature coefficient
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板上にクロムシリコンからなる薄膜
抵抗体を有する半導体装置の製造方法に関する。
抵抗体を有する半導体装置の製造方法に関する。
半導体基板上に形成される高精度かつ高信頼性を有する
ＩＷＡ抵抗体として、従来からニッケルクロ五Ｎｉ −
Ｃｒ、窒化タンタルＴａＪ＋ クロムシリコンＣｒ−５
ｌなどがあり、集積回路等に用いられている。
ＩＷＡ抵抗体として、従来からニッケルクロ五Ｎｉ −
Ｃｒ、窒化タンタルＴａＪ＋ クロムシリコンＣｒ−５
ｌなどがあり、集積回路等に用いられている。
これらの各種抵抗体のうち、最も高抵抗な薄膜抵抗とし
てはＣｒ２Ｂ±５原子％のＣｒ−３ｉが用いられている
。このＣｒ−３ｌ膜形成法として、従来は電子ビーム蒸
着法、高周波ダイオードスパッタ法、直流ダイオードス
パッタ法等が用いられてきた。しかしながら、電子ビー
ム蒸着法では、Ｃｒ−３ｌのＣｒとＳｌの組成比が安定
しないという問題点がある。また、高周波ダイオードス
パッタ法や直流ダイオードスパッタ法では、基板に与え
る損傷が大きいスパッタ工程中の基板の温度上昇が高い
、スパッタ速度が遅い等の問題があった。そこで基板へ
の損傷が少なく、かつスパッタ速度の速い直流マグネト
ロンスパッタ法を用いることが、例えば雑誌「シン・ソ
リッド・フィルムズ（Ｔｈｉｎ ５ｏｌｌｄ Ｆｉｌ＋
＋５）１２８５（１９８５年）１４９〜１５１ページ等
に記載されている。
てはＣｒ２Ｂ±５原子％のＣｒ−３ｉが用いられている
。このＣｒ−３ｌ膜形成法として、従来は電子ビーム蒸
着法、高周波ダイオードスパッタ法、直流ダイオードス
パッタ法等が用いられてきた。しかしながら、電子ビー
ム蒸着法では、Ｃｒ−３ｌのＣｒとＳｌの組成比が安定
しないという問題点がある。また、高周波ダイオードス
パッタ法や直流ダイオードスパッタ法では、基板に与え
る損傷が大きいスパッタ工程中の基板の温度上昇が高い
、スパッタ速度が遅い等の問題があった。そこで基板へ
の損傷が少なく、かつスパッタ速度の速い直流マグネト
ロンスパッタ法を用いることが、例えば雑誌「シン・ソ
リッド・フィルムズ（Ｔｈｉｎ ５ｏｌｌｄ Ｆｉｌ＋
＋５）１２８５（１９８５年）１４９〜１５１ページ等
に記載されている。
直流マグネトロンスパッタ法を用いてＣｒ−３ｌ薄膜抵
抗体を作成する場合の最適のスパッタ条件はまだ明らか
でない。
抗体を作成する場合の最適のスパッタ条件はまだ明らか
でない。
本発明の目的は、半導体基板上に直流マグネトロンスパ
ッタ法を用いて形成された抵抗温度係数の充分に小さい
Ｃｒ−５ｔ薄膜抵抗をもつ半導体装置の製造方法を提供
することにある。
ッタ法を用いて形成された抵抗温度係数の充分に小さい
Ｃｒ−５ｔ薄膜抵抗をもつ半導体装置の製造方法を提供
することにある。
上記の目的を達成するために、本発明の方法は、２７５
〜３７５℃に加熱した半導体基板上にアルゴン圧力ＩＱ
ｍＴｏｒｒ以上での直流マグネトロンスパッタ法により
ｃｒ−ｓｔｉ膜を成膜し、４２５〜４７５℃の温度でア
ニールしてＣｒ−３ｌ薄膜抵抗体を形成するものとする
。
〜３７５℃に加熱した半導体基板上にアルゴン圧力ＩＱ
ｍＴｏｒｒ以上での直流マグネトロンスパッタ法により
ｃｒ−ｓｔｉ膜を成膜し、４２５〜４７５℃の温度でア
ニールしてＣｒ−３ｌ薄膜抵抗体を形成するものとする
。
上述の条件で作成したＣｒ−３ｔ薄膜の抵抗温度係数は
±１１００ｐｐ／’Ｃ以内に入る。
±１１００ｐｐ／’Ｃ以内に入る。
直流マグネトロンスパッタ法で２８±５原子％のＣｒ−
５ｉｌｌｌを成膜するためのターゲットとしては、Ｃｒ
ｅｓｔのモル比が２８ ＋ ７２のものを用いることが
適当である。このようなターゲットを使用した直流マグ
ネトロンスパッタ装置にＩＩｔｍの厚さの３１０１膜を
被覆したシリコン基板を装着し、約２００人の厚さにＣ
ｒ−３１膜を形成した。スパッタ条件として、Ａｒ圧力
を２ ｍＴｏｒｒ、 ８ ｍＴｏｒｒおよび１３ｍＴ
ｏｒｒと変え、それぞれに対する直流電力を１．１ ｋ
Ｗ、 １．２ ｋＷおよび１．２ｋｌｌ、スパッタ時
間を６秒、６秒および７秒とした。基板はスパッタ前に
２００℃、２５０℃。
５ｉｌｌｌを成膜するためのターゲットとしては、Ｃｒ
ｅｓｔのモル比が２８ ＋ ７２のものを用いることが
適当である。このようなターゲットを使用した直流マグ
ネトロンスパッタ装置にＩＩｔｍの厚さの３１０１膜を
被覆したシリコン基板を装着し、約２００人の厚さにＣ
ｒ−３１膜を形成した。スパッタ条件として、Ａｒ圧力
を２ ｍＴｏｒｒ、 ８ ｍＴｏｒｒおよび１３ｍＴ
ｏｒｒと変え、それぞれに対する直流電力を１．１ ｋ
Ｗ、 １．２ ｋＷおよび１．２ｋｌｌ、スパッタ時
間を６秒、６秒および７秒とした。基板はスパッタ前に
２００℃、２５０℃。
３００℃、３５０℃、４００℃に加熱したものおよび室
温のままのものを用いた。
温のままのものを用いた。
Ｃｒ−５ｉ膜を成膜後エツチングによりパターニングし
、さらにＭ膜を１．６ ｔｎａの厚さにスパッタし、エ
ツチングにより電極配線をパターニングした。
、さらにＭ膜を１．６ ｔｎａの厚さにスパッタし、エ
ツチングにより電極配線をパターニングした。
次いで、このようなＣｒ−５１膜、Ａ７電極配線を５ｉ
ｏｔ膜上に形成した基板を窒素雰囲気中で４００，４２
５゜４５０．４７５，５００℃の温度でそれぞれ２０分
間アニールした。最後にパンシベーシッン膜として通常
よく使用されているプラズマ窒化膜を堆積し、エツチン
グによりパターニングして半導体装１を製造した。
ｏｔ膜上に形成した基板を窒素雰囲気中で４００，４２
５゜４５０．４７５，５００℃の温度でそれぞれ２０分
間アニールした。最後にパンシベーシッン膜として通常
よく使用されているプラズマ窒化膜を堆積し、エツチン
グによりパターニングして半導体装１を製造した。
以上の工程で製造された半導体装置のＣｒ−３！抵抗体
のシート抵抗値は１．７〜２．２にΩ１０の範囲であり
、２７℃と１２５℃の温度での安定した抵抗値を測定す
ることにより抵抗温度係数を求めた。
のシート抵抗値は１．７〜２．２にΩ１０の範囲であり
、２７℃と１２５℃の温度での安定した抵抗値を測定す
ることにより抵抗温度係数を求めた。
第１図、第２図はアニール条件をＮ８雰囲気中。
４７５℃、２０分間の場合のＡｒ圧力をパラメータとし
た抵抗温度係数とスパッタ前基板温度との関係、スパッ
タ前基板温度をパラメータとした抵抗温度係数とＡｒ圧
力との関係をそれぞれ示す、第１．第２図より、Ａｒ圧
力が高い程抵抗温度係数が小さくなり、スパッタ前の基
板加熱温度が３００℃において最も低く、この結果から
Ａｒ圧力が１３ｍＴｏｒｒの時には２５０〜４００℃の
範囲で、Ａｒ圧力８ｍＴｏｒｒの時には３００℃のとき
に抵抗温度係数は１１００ｐｐ／’ｅ以内に入っている
ことがわかる。
た抵抗温度係数とスパッタ前基板温度との関係、スパッ
タ前基板温度をパラメータとした抵抗温度係数とＡｒ圧
力との関係をそれぞれ示す、第１．第２図より、Ａｒ圧
力が高い程抵抗温度係数が小さくなり、スパッタ前の基
板加熱温度が３００℃において最も低く、この結果から
Ａｒ圧力が１３ｍＴｏｒｒの時には２５０〜４００℃の
範囲で、Ａｒ圧力８ｍＴｏｒｒの時には３００℃のとき
に抵抗温度係数は１１００ｐｐ／’ｅ以内に入っている
ことがわかる。
第３図は、スパッタ時のＡｒ圧力を２ ｍＴｏｒｒ、ア
ニール温度を４００〜５００℃、アニール時間を２０分
とした場合における室温、２００℃、３００℃のスパッ
タ前基板温度をパラメータとした抵抗温度係数とアニー
ル温度との関係を示す、第３図から、アニール温度が低
い方が抵抗温度係数が小さいが４００℃でアニールした
半導体装置ではＭ配線とＣｒ−３１抵抗体との間の接触
抵抗が高くなるため、半導体装置の特性上問題がでるこ
とがわかった。
ニール温度を４００〜５００℃、アニール時間を２０分
とした場合における室温、２００℃、３００℃のスパッ
タ前基板温度をパラメータとした抵抗温度係数とアニー
ル温度との関係を示す、第３図から、アニール温度が低
い方が抵抗温度係数が小さいが４００℃でアニールした
半導体装置ではＭ配線とＣｒ−３１抵抗体との間の接触
抵抗が高くなるため、半導体装置の特性上問題がでるこ
とがわかった。
これらの結果より、直流マグネトロンスパッタ前の半導
体基板加熱温度を２７５〜３７５℃、スパッタ時のＡｒ
圧力を１０ ｍ Ｔｏｒｒ以上、成膜後のアニール温度
を４２５〜４７５℃とすることにより、半導体装置の他
の特性を満たすと共にＣｒ−３ｌ薄膜抵抗体の抵抗温度
係数を１００ｐｐ■以内とすることができることがわか
った。
体基板加熱温度を２７５〜３７５℃、スパッタ時のＡｒ
圧力を１０ ｍ Ｔｏｒｒ以上、成膜後のアニール温度
を４２５〜４７５℃とすることにより、半導体装置の他
の特性を満たすと共にＣｒ−３ｌ薄膜抵抗体の抵抗温度
係数を１００ｐｐ■以内とすることができることがわか
った。
本発明によれば、Ｃｒ−３ｌ薄膜抵抗を基板を損傷する
ことが少なく、スパッタ速度の速い直流マグネトロンス
パッタ鼾ルナナにより形成する場合に、基板温度を２７
５〜３７５℃、スパッタ時のＡｒ雰囲気圧力を１０ｍ
Ｔｏｒｒ以上、スパッタ後のアニール条件を４２５〜４
７５℃とすることによりシート抵抗値が１．７〜２．２
にΩ／口で抵抗温度係数が±１００ｐｐ−／℃以内の範
囲にある薄膜抵抗体を有する半導体装置を得ることがで
きる。
ことが少なく、スパッタ速度の速い直流マグネトロンス
パッタ鼾ルナナにより形成する場合に、基板温度を２７
５〜３７５℃、スパッタ時のＡｒ雰囲気圧力を１０ｍ
Ｔｏｒｒ以上、スパッタ後のアニール条件を４２５〜４
７５℃とすることによりシート抵抗値が１．７〜２．２
にΩ／口で抵抗温度係数が±１００ｐｐ−／℃以内の範
囲にある薄膜抵抗体を有する半導体装置を得ることがで
きる。
第１図はスパッタ時Ａｒ圧力をパラメータとしてＣｒ−
Ｓｔ薄膜抵抗温度係数とスパッタ前基板温度の関係線図
、第２図はスパッタ前基板温度をパラメータとしたＣｒ
−５ｌｉｌ膜抵抗膜抵抗数とＡｒ圧力の関係線図、第３
図はスパッタ前基板温度をパラメータとしたＣｒ−５ｔ
薄膜抵抗温度係数とアニール温度の関係線図である。 （ＰＰ？Ｃ） １１１図 ・Ａｒ７１１ｉ−力 ｓ２図 第３凶
Ｓｔ薄膜抵抗温度係数とスパッタ前基板温度の関係線図
、第２図はスパッタ前基板温度をパラメータとしたＣｒ
−５ｌｉｌ膜抵抗膜抵抗数とＡｒ圧力の関係線図、第３
図はスパッタ前基板温度をパラメータとしたＣｒ−５ｔ
薄膜抵抗温度係数とアニール温度の関係線図である。 （ＰＰ？Ｃ） １１１図 ・Ａｒ７１１ｉ−力 ｓ２図 第３凶
Claims (1)
- １）２７５〜３７５℃に加熱した半導体基板上にアルゴ
ン圧１０ｍＴｏｒｒ以上での直流マグネトロンスパッタ
法によりクロム・シリコン薄膜を成膜し、４２５〜４７
５℃の温度でアニールしてクロム・シリコン薄膜抵抗体
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256945A JPH0199250A (ja) | 1987-10-12 | 1987-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256945A JPH0199250A (ja) | 1987-10-12 | 1987-10-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0199250A true JPH0199250A (ja) | 1989-04-18 |
| JPH0570306B2 JPH0570306B2 (ja) | 1993-10-04 |
Family
ID=17299541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62256945A Granted JPH0199250A (ja) | 1987-10-12 | 1987-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199250A (ja) |
-
1987
- 1987-10-12 JP JP62256945A patent/JPH0199250A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0570306B2 (ja) | 1993-10-04 |
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Legal Events
| Date | Code | Title | Description |
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