JPH02100151A - 記憶アクセス制御装置 - Google Patents
記憶アクセス制御装置Info
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- JPH02100151A JPH02100151A JP25352588A JP25352588A JPH02100151A JP H02100151 A JPH02100151 A JP H02100151A JP 25352588 A JP25352588 A JP 25352588A JP 25352588 A JP25352588 A JP 25352588A JP H02100151 A JPH02100151 A JP H02100151A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 230000006870 function Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 abstract description 2
- 238000010168 coupling process Methods 0.000 abstract description 2
- 238000005859 coupling reaction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 210000002700 urine Anatomy 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野］
本発明はベクトル処理装置に関し、特に主記憶装置上の
複数要素からなるデータのアクセスを行ない、かつ仮想
アドレスを実アドレスに変換する機能を有する記憶アク
セス制御装置。
複数要素からなるデータのアクセスを行ない、かつ仮想
アドレスを実アドレスに変換する機能を有する記憶アク
セス制御装置。
（従来の技術）
第４図はこの種の記憶アクセス制御装置の従来例のブロ
ック図である。
ック図である。
先頭要素アドレスレジスタ１の仮想ページ番号が、アド
レス変換バッファ３により実ページ番号に変換され、ア
ドレスレジスタ８〜１１にセットされる。また、先頭要
素アドレスレジスタｌのページ内アドレスと要素間距離
レジスタ２の要素間距離をもとにアドレスアダー４〜６
によりＰ＋ｎ・Ｄ（ｎ：１〜３、Ｐ：ページ内アドレス
、Ｄ＝要素間距離）のアドレスが生成される。そして先
頭要素アドレスレジスタ１のページ内アドレスを含めた
Ｐ十〇−Ｄ（ｎ：０〜３、Ｐ：ベージ内アドレス、Ｄ＝
要素間距１ｍ）がアドレスレジスタ８〜＋１にセットさ
れ、クロスバ１７を介し記憶部６のアクセスすべきメモ
リバンクに接続されたボート１２〜１５へ送出すること
によりメモリアクセスが行なわれる。
レス変換バッファ３により実ページ番号に変換され、ア
ドレスレジスタ８〜１１にセットされる。また、先頭要
素アドレスレジスタｌのページ内アドレスと要素間距離
レジスタ２の要素間距離をもとにアドレスアダー４〜６
によりＰ＋ｎ・Ｄ（ｎ：１〜３、Ｐ：ページ内アドレス
、Ｄ＝要素間距離）のアドレスが生成される。そして先
頭要素アドレスレジスタ１のページ内アドレスを含めた
Ｐ十〇−Ｄ（ｎ：０〜３、Ｐ：ベージ内アドレス、Ｄ＝
要素間距１ｍ）がアドレスレジスタ８〜＋１にセットさ
れ、クロスバ１７を介し記憶部６のアクセスすべきメモ
リバンクに接続されたボート１２〜１５へ送出すること
によりメモリアクセスが行なわれる。
上述した従来の記憶アクセス制御装置は、ページ内アド
レスと共にアドレス変換バッファにより生成された実ペ
ージ番号までクロスバへ送出していたため、クロスバへ
供給される各要素ごとのアドレスが非常に大きくなり、
特に今日の高集積化により高価になったＬＳＩの入出力
ビンを多量に使用するクロスバにとっては、ＬＳＩによ
る集積効果を著しく低下させてしまう欠点がある。
レスと共にアドレス変換バッファにより生成された実ペ
ージ番号までクロスバへ送出していたため、クロスバへ
供給される各要素ごとのアドレスが非常に大きくなり、
特に今日の高集積化により高価になったＬＳＩの入出力
ビンを多量に使用するクロスバにとっては、ＬＳＩによ
る集積効果を著しく低下させてしまう欠点がある。
本発明の記憶アクセス制御装置は、
仮想ページ番号を実ページ番号に変換するアドレス変換
手段と、 ページ内アドレスと要素間距離によフて複数要素に対す
るアドレスを生成する第１のアトｌメス生成手段と、 アドレス生成手段により生成された前記要素ごとのアド
レスをアクセスすべきメモリバンクへ供給するアライン
手段と、 アドレス変換手段により変換された実ページ番号を前記
アライン手段によって生成された前記要素ごとのアドレ
スに結合することにより実アドレスを生成する第２のア
ドレス生成手段を有している。
手段と、 ページ内アドレスと要素間距離によフて複数要素に対す
るアドレスを生成する第１のアトｌメス生成手段と、 アドレス生成手段により生成された前記要素ごとのアド
レスをアクセスすべきメモリバンクへ供給するアライン
手段と、 アドレス変換手段により変換された実ページ番号を前記
アライン手段によって生成された前記要素ごとのアドレ
スに結合することにより実アドレスを生成する第２のア
ドレス生成手段を有している。
（作用）
クロスバ（アライン手段）には、ページ内アドレスと要
素間距離によって生成された複数要素に対するページ内
アドレスが供給されるので、クロスバを縮小することが
できる。
素間距離によって生成された複数要素に対するページ内
アドレスが供給されるので、クロスバを縮小することが
できる。
（実施例）
次に、本発明の実施例について図面を参照しで説明する
。
。
第１図は本発明の記憶アクセス制御装置の一実施例のブ
ロック図、第２図は仮想アドレスの構成を示す図、第３
図は実・アドレスの構成を示す図である。
ロック図、第２図は仮想アドレスの構成を示す図、第３
図は実・アドレスの構成を示す図である。
本実施例は、先頭要素レジスタ１と要素間距離レジスタ
２とアドレス変換バッファ３とアドレスアダー４〜６と
クロスバ７とアドレスレジスタ８〜ｌ！とボート１２〜
１５と記憶部１６とで構成されている。
２とアドレス変換バッファ３とアドレスアダー４〜６と
クロスバ７とアドレスレジスタ８〜ｌ！とボート１２〜
１５と記憶部１６とで構成されている。
先頭要素レジスタ１と要素間距離レジスタ２には、メモ
リアクセスが発行されたとき先頭要素を示す仮想アドレ
スと要素間距離がそれぞれセットされる。先頭要素レジ
スタ１の仮想アドレスは、第２図に示すように、仮想ペ
ージ番号とページ内アドレスとからなる。先頭要素レジ
スタ１の仮想ページ番号は信号線１０１を介しアドレス
変換バッファ３へ送出されると共に仮想アドレスレジス
タ１のページ内アドレスは信号線１０２を介しアドレス
アダー４〜６へも送出され、要素間距離レジスタ２の出
力は、信号線２０１を介しアドレスアダー４〜６へ送出
される。アドレスアダー４は、先頭要素アドレスレジス
タ１から送出されたページ内アドレスと要素間距離レジ
スタ２から送出された要素間距離により、Ｐ＋Ｄ（Ｐ：
先頭要素アドレスレジスタ１のページ内アドレス、Ｄ：
要素間距１１１）のアドレスを生成し、信号線４０１を
介してクロスバ７へ送出する。アドレスアダー５は、先
頭要素アドレスレジスタ１から送出されたページ内アド
レスと要素間距離レジスタ２から送出された要素間距離
によりＰ＋２Ｄのアドレスを生成し、信号線５０１を介
してクロスバ７へ送出する。アドレスアダー６は、先頭
要素アドレスレジスタｌ ｌ）ｓら送出されたページ内
アドレスと要素間距離レジスタ２から送出された要素間
距離によりＰ＋３Ｄのアドレスを生成し、信号線６０１
を介してクロスバ７へ送出する。クロスバ７は、先頭要
素アドレスレジスタ１から信号線１０２を介して送られ
たページ内アドレスＰ、アドレスアダー４から信号線４
０１を介して送られたアドレスＰ＋〇、アドレスアダー
５から信号線５０１を介して送られたアドレスＰ＋２０
およびアドレスアダー６から信号線６０１を介して送ら
れたアドレスＰ＋３Ｄを、アクセスすべき記憶部１６の
メモリバンクに接続されているボート１２〜１５へ送出
するために生成したアドレスを制御し、信号線７０１〜
７０４を介しアドレスレジスタ８〜１１にセットする。
リアクセスが発行されたとき先頭要素を示す仮想アドレ
スと要素間距離がそれぞれセットされる。先頭要素レジ
スタ１の仮想アドレスは、第２図に示すように、仮想ペ
ージ番号とページ内アドレスとからなる。先頭要素レジ
スタ１の仮想ページ番号は信号線１０１を介しアドレス
変換バッファ３へ送出されると共に仮想アドレスレジス
タ１のページ内アドレスは信号線１０２を介しアドレス
アダー４〜６へも送出され、要素間距離レジスタ２の出
力は、信号線２０１を介しアドレスアダー４〜６へ送出
される。アドレスアダー４は、先頭要素アドレスレジス
タ１から送出されたページ内アドレスと要素間距離レジ
スタ２から送出された要素間距離により、Ｐ＋Ｄ（Ｐ：
先頭要素アドレスレジスタ１のページ内アドレス、Ｄ：
要素間距１１１）のアドレスを生成し、信号線４０１を
介してクロスバ７へ送出する。アドレスアダー５は、先
頭要素アドレスレジスタ１から送出されたページ内アド
レスと要素間距離レジスタ２から送出された要素間距離
によりＰ＋２Ｄのアドレスを生成し、信号線５０１を介
してクロスバ７へ送出する。アドレスアダー６は、先頭
要素アドレスレジスタｌ ｌ）ｓら送出されたページ内
アドレスと要素間距離レジスタ２から送出された要素間
距離によりＰ＋３Ｄのアドレスを生成し、信号線６０１
を介してクロスバ７へ送出する。クロスバ７は、先頭要
素アドレスレジスタ１から信号線１０２を介して送られ
たページ内アドレスＰ、アドレスアダー４から信号線４
０１を介して送られたアドレスＰ＋〇、アドレスアダー
５から信号線５０１を介して送られたアドレスＰ＋２０
およびアドレスアダー６から信号線６０１を介して送ら
れたアドレスＰ＋３Ｄを、アクセスすべき記憶部１６の
メモリバンクに接続されているボート１２〜１５へ送出
するために生成したアドレスを制御し、信号線７０１〜
７０４を介しアドレスレジスタ８〜１１にセットする。
アドレス変換バッファ３は、先頭要素アドレスレジスタ
１の仮想ページ番号を実ページ番号に変換し、信号線３
０１を介しアドレスレジスタ８〜１１へ送出する。アド
レスレジスタ８〜１１は、クロスバ７から送出されたア
ドレスとアドレス変換バッファ３からのアドレスがセッ
トされると、アドレスレジスタ８のアドレスはボート１
２を、アドレスレジスタ９のアドレスはボート１３を、
アドレスレジスタ１０のアドレスはボート１４を、そし
てアドレスレジスタ１１のアドレスはボート１５を介し
て記憶部１６へ供給され、メモリアクセスが行なわれる
。
１の仮想ページ番号を実ページ番号に変換し、信号線３
０１を介しアドレスレジスタ８〜１１へ送出する。アド
レスレジスタ８〜１１は、クロスバ７から送出されたア
ドレスとアドレス変換バッファ３からのアドレスがセッ
トされると、アドレスレジスタ８のアドレスはボート１
２を、アドレスレジスタ９のアドレスはボート１３を、
アドレスレジスタ１０のアドレスはボート１４を、そし
てアドレスレジスタ１１のアドレスはボート１５を介し
て記憶部１６へ供給され、メモリアクセスが行なわれる
。
次に、本実施例の動作を先頭要素を示す仮想アドレスの
仮想ページ番号が°５°、ページ内アドレスが１°で、
要素間距離が°１°の場合について説明する。
仮想ページ番号が°５°、ページ内アドレスが１°で、
要素間距離が°１°の場合について説明する。
メモリリクエストが発行されると、先頭要素アドレスレ
ジスタ１の仮想ページ番号部に°５゜ベージ内アドレス
部に°１“がセットされ、要素間距離レジスタ２には要
素間距離°１゛がセットされる。次に、仮想アドレスレ
ジスタ１の仮想ページ番号の値゛５°が信号線１０１を
介しアドレス変換バッファ３に送出される。アドレス変
換バッファ３は先頭要素アドレスレジスタ１からの仮想
ページ番号°５°を実ページ番号′７°に変換（この例
においては、仮想ページ番号゛５°は実ページ番号°７
°に保持されていると仮定する）し、信号線３０１を介
しアドレスレジスタ８〜目ヘセツトする。したがって、
この実施例においては、同時にアクセスできる要素は先
頭要素アドレスレジスタ１０ページ内アドレスを含む実
ページ番号内の要素のみである。先頭要素アドレスレジ
スタ１のページ内アドレス°ｌ°は信号線＋０２を介し
アドレスアダー４〜６へ送出され、また要素間距離レジ
スタ２の要素間距離°】°は信号線２０１を介してアド
レスアダー４〜６へ送出される。そして、アドレスアダ
ー４ではＰ＋Ｄのアドレスにあたるアドレス値°２°が
、アドレスアダー５ではＰ＋２Ｄのアドレスにあたるア
ドレス値°３′が、アドレスアダー６ではＰ＋３Ｄにあ
たるアドレス値°４°が生成され、それぞれ信号線４０
１．５０１．６０１を介してクロスバ７へ送出される。
ジスタ１の仮想ページ番号部に°５゜ベージ内アドレス
部に°１“がセットされ、要素間距離レジスタ２には要
素間距離°１゛がセットされる。次に、仮想アドレスレ
ジスタ１の仮想ページ番号の値゛５°が信号線１０１を
介しアドレス変換バッファ３に送出される。アドレス変
換バッファ３は先頭要素アドレスレジスタ１からの仮想
ページ番号°５°を実ページ番号′７°に変換（この例
においては、仮想ページ番号゛５°は実ページ番号°７
°に保持されていると仮定する）し、信号線３０１を介
しアドレスレジスタ８〜目ヘセツトする。したがって、
この実施例においては、同時にアクセスできる要素は先
頭要素アドレスレジスタ１０ページ内アドレスを含む実
ページ番号内の要素のみである。先頭要素アドレスレジ
スタ１のページ内アドレス°ｌ°は信号線＋０２を介し
アドレスアダー４〜６へ送出され、また要素間距離レジ
スタ２の要素間距離°】°は信号線２０１を介してアド
レスアダー４〜６へ送出される。そして、アドレスアダ
ー４ではＰ＋Ｄのアドレスにあたるアドレス値°２°が
、アドレスアダー５ではＰ＋２Ｄのアドレスにあたるア
ドレス値°３′が、アドレスアダー６ではＰ＋３Ｄにあ
たるアドレス値°４°が生成され、それぞれ信号線４０
１．５０１．６０１を介してクロスバ７へ送出される。
クロスバ７は先頭要素アドレスレジスタ１のページ内ア
ドレス°ｌ°を信号線１０２を介して受取ると共に、ア
ドレスアダー４〜６で生成されたアドレス °２°、°
３°、°４°を受取り、これら４つのアドレスを記憶部
１６のアクセスすべきメモリバンクに対応するボート１
２〜１５へ送出するために定められたアドレスレジスタ
８〜１１へ各アドレスを供給する。したがって、アドレ
ス値°ｌ°は信号線７０２を介しアドレスレジスタ９に
、アドレス値゛２゛は信号線７０３を介しアドレスレジ
スタｌＯに、アドレス値°３゛は信号線７０４を介しア
ドレスレジスタ１１に、アドレス値°４°は信号ｗＡ７
０１を介しアドレスレジスタ８ヘセツトされる。これよ
り、アドレスレジスタ８ではアドレス変換バッファ３か
らの実ページ番号゛７°とクロスバ７からのページ内ア
ドレス“４“により生成された実アドレスがボート１２
を介し記憶部１６へ供給され、メモリアクセスが行なわ
れる。ここで、実アドレスは第３図に示すように実ペー
ジ番号とページ内アドレスにより構成される。アドレス
レジスタ９は、アドレス変換バッファ３からの実ページ
番号°７′ とクロスバ７からのページ内アドレス°ｌ
°により生成された実アドレスが、アドレスレジスタ１
０はアドレス変換バッファ３からの実ページ番号゛７°
とクロスバ７からのページ内アドレス°２°により生成
された実アドレスが、アドレスレジスタ１１はアドレス
変換バッファ３からの実ページ番号°７°とクロスバ７
からのページ内アドレス°３°により生成された実アド
レス、がそれぞれボート１３〜１５を介し記憶部１６へ
供給され、メモリアクセスが行なわれる。
ドレス°ｌ°を信号線１０２を介して受取ると共に、ア
ドレスアダー４〜６で生成されたアドレス °２°、°
３°、°４°を受取り、これら４つのアドレスを記憶部
１６のアクセスすべきメモリバンクに対応するボート１
２〜１５へ送出するために定められたアドレスレジスタ
８〜１１へ各アドレスを供給する。したがって、アドレ
ス値°ｌ°は信号線７０２を介しアドレスレジスタ９に
、アドレス値゛２゛は信号線７０３を介しアドレスレジ
スタｌＯに、アドレス値°３゛は信号線７０４を介しア
ドレスレジスタ１１に、アドレス値°４°は信号ｗＡ７
０１を介しアドレスレジスタ８ヘセツトされる。これよ
り、アドレスレジスタ８ではアドレス変換バッファ３か
らの実ページ番号゛７°とクロスバ７からのページ内ア
ドレス“４“により生成された実アドレスがボート１２
を介し記憶部１６へ供給され、メモリアクセスが行なわ
れる。ここで、実アドレスは第３図に示すように実ペー
ジ番号とページ内アドレスにより構成される。アドレス
レジスタ９は、アドレス変換バッファ３からの実ページ
番号°７′ とクロスバ７からのページ内アドレス°ｌ
°により生成された実アドレスが、アドレスレジスタ１
０はアドレス変換バッファ３からの実ページ番号゛７°
とクロスバ７からのページ内アドレス°２°により生成
された実アドレスが、アドレスレジスタ１１はアドレス
変換バッファ３からの実ページ番号°７°とクロスバ７
からのページ内アドレス°３°により生成された実アド
レス、がそれぞれボート１３〜１５を介し記憶部１６へ
供給され、メモリアクセスが行なわれる。
なお、前述したが、同時にアクセスできる要素は、本実
施例においては、先頭要素アドレスレジスタ１のページ
内アドレスを含む実ページ番号内の要素に対してのみア
クセス可能であり、アドレスアダー４〜６により生成さ
れたアドレスがその実ページ番号をこえた要素へのアク
セスを行なう場合は、上位装置（図示せず）がその情報
をあらかじめ検出し、次のサイクルで新たに先頭要素ア
ドレスレジスタ１にアドレスをセットしなおしてアクセ
スする。先頭要素アドレスレジスタ１はそのサイクルで
アクセスする要素の先頭要素アドレスが常にセットされ
る。
施例においては、先頭要素アドレスレジスタ１のページ
内アドレスを含む実ページ番号内の要素に対してのみア
クセス可能であり、アドレスアダー４〜６により生成さ
れたアドレスがその実ページ番号をこえた要素へのアク
セスを行なう場合は、上位装置（図示せず）がその情報
をあらかじめ検出し、次のサイクルで新たに先頭要素ア
ドレスレジスタ１にアドレスをセットしなおしてアクセ
スする。先頭要素アドレスレジスタ１はそのサイクルで
アクセスする要素の先頭要素アドレスが常にセットされ
る。
（発明の効果〕
以上説明したように本発明は、仮想ページ番号をアドレ
ス変換バッファ（アドレズ変換手段）によって変換して
得られた実ページ番号はクロスバ（アライン手段）をバ
イパスし、仮想ページアドレスのページ内アドレスと要
素間距離によって生成した複数要素のアドレスのみクロ
スバを介し、その出力に実ページ番号を結合して実アド
レスを生成し、メモリアクセスを行なうことにより、ク
ロスバを縮小することができ、特に今日のようにＬＳＩ
を中心とした装置設計においてクロスバを構成した場合
に生じるＬＳＩの入出力ピン数の不足によるＬＳＩ数の
増加を大幅に減らすことができる効果かある。
ス変換バッファ（アドレズ変換手段）によって変換して
得られた実ページ番号はクロスバ（アライン手段）をバ
イパスし、仮想ページアドレスのページ内アドレスと要
素間距離によって生成した複数要素のアドレスのみクロ
スバを介し、その出力に実ページ番号を結合して実アド
レスを生成し、メモリアクセスを行なうことにより、ク
ロスバを縮小することができ、特に今日のようにＬＳＩ
を中心とした装置設計においてクロスバを構成した場合
に生じるＬＳＩの入出力ピン数の不足によるＬＳＩ数の
増加を大幅に減らすことができる効果かある。
第１図は本発明の記憶アクセス制御装置の一実施例を示
すブロック図、第２図は仮想アドレスの構成を示す図、
第３図は実アドレスの構成を示す図、第４図は従来例の
ブロック図である。 １・・・先頭要素アドレスレジスタ、 ２・・・要素間距離レジスタ、 ３・・・アドレス変換バッファ、 ４〜６・・・アドレスアダー ７．１７−・・クロスバ、 ８〜１１−・アドレスレジスタ、 １２〜１５・・・ポート、 １ト・・記憶部。 八 埋 八 升埋士 円 尿 背 第３図 第１図
すブロック図、第２図は仮想アドレスの構成を示す図、
第３図は実アドレスの構成を示す図、第４図は従来例の
ブロック図である。 １・・・先頭要素アドレスレジスタ、 ２・・・要素間距離レジスタ、 ３・・・アドレス変換バッファ、 ４〜６・・・アドレスアダー ７．１７−・・クロスバ、 ８〜１１−・アドレスレジスタ、 １２〜１５・・・ポート、 １ト・・記憶部。 八 埋 八 升埋士 円 尿 背 第３図 第１図
Claims (1)
- 【特許請求の範囲】 １、主記憶装置の複数要素からなるデータに対し連続ア
クセスを行ない、かつ仮想アドレスから実アドレスへ変
換するアドレス変換機能を有する記憶アクセス制御装置
であって、仮想ページ番号と該ページ内アドレスにより
構成される仮想アドレスに対し、前記仮想ページ番号を
実ページ番号に変換するアドレス変換手段と、 前記ページ内アドレスと要素間距離を基に複数要素に対
するアドレスを生成する第１のアドレス生成手段と、 該アドレス生成手段により生成された前記要素ごとのア
ドレスをアクセスすべきメモリバンクへ供給するアライ
ン手段と、 前記アドレス変換手段により変換された実ページ番号を
前記アライン手段によって生成された前記要素ごとのア
ドレスに結合することにより実アドレスを生成する第２
のアドレス生成手段を有する記憶アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25352588A JPH02100151A (ja) | 1988-10-06 | 1988-10-06 | 記憶アクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25352588A JPH02100151A (ja) | 1988-10-06 | 1988-10-06 | 記憶アクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100151A true JPH02100151A (ja) | 1990-04-12 |
Family
ID=17252580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25352588A Pending JPH02100151A (ja) | 1988-10-06 | 1988-10-06 | 記憶アクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110035530A1 (en) * | 2009-08-10 | 2011-02-10 | Fujitsu Limited | Network system, information processing apparatus, and control method for network system |
-
1988
- 1988-10-06 JP JP25352588A patent/JPH02100151A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110035530A1 (en) * | 2009-08-10 | 2011-02-10 | Fujitsu Limited | Network system, information processing apparatus, and control method for network system |
| US8589614B2 (en) * | 2009-08-10 | 2013-11-19 | Fujitsu Limited | Network system with crossbar switch and bypass route directly coupling crossbar interfaces |
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