JPH03211604A - ディジタル信号処理装置 - Google Patents

ディジタル信号処理装置

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JPH03211604A
JPH03211604A JP2006440A JP644090A JPH03211604A JP H03211604 A JPH03211604 A JP H03211604A JP 2006440 A JP2006440 A JP 2006440A JP 644090 A JP644090 A JP 644090A JP H03211604 A JPH03211604 A JP H03211604A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号の１次元変換２２次元変換お
よびフィルタリングを行うディジタル信号処理装置に関
するものである。
［従来の技術］ 一般に、Ｎ（Ｎは２のベキ乗）次のディジタル信号の１
次元変換を実ｉ〒するディジタル信号処理装置：よ、Ｎ
ｘＮの変換行列とＮ次の入力データ列へり）・ルとの乗
算を行う装置で実現され、従来、例えば第７図に示すよ
うにＮを８とじた場合、８次の入力データが入力される
入力端子（ＩＶＰＩＪＴ）７００に、変換行列の行方向
の変換係数と入力データとの乗算を行う同一構成の積和
演算器（ＭＡＣ）７０１７０２、７０３．・・・、７０
８を複数個並列に接続し、１次元変換結果である積和演
算データを選択回路（ＳＥＬ）　７０９で順次選択して
出力端子（ＯＵＴＰ［ＩＴ）７１０ニ出力する構成が用
いられている。
積和演算器は、第７図において代表的に積和演算器７０
１に示すように、積和演算器の入力端子７１１から入力
される入力データと係数メモリ（Ｍ）？２１から読み出
された変換係数とを乗算器（ＭＰＹ）７３１で乗算して
、乗算結果をレジスタ（Ｒ）７４１に格納し、レジスタ
７４１の出力データとアキュムレータ（ＡＣＣ）７５１
の出力データを加算器（Ａ（ｌＩ））７６１で加算して
、累算結果をアキュムレータ７５１に格納する。積和演
算が終了する上アキ１ムレータフ５Ｌの積和演算データ
はレジスタ（Ｒ）７７１に格納される。
２次元変換を実現するディジタル信号処理装置は、従来
、例えば第８図に示すように、２個の第７図に示すＬ次
元変換装置８０１．８０３と、入力されたデータを行列
の転置操作を受けた形式で読み出す転置メモリ８０２と
から構成される。入力端子８００から入力された入力デ
ータは１次元変換装置８０１で１次元変換され、この１
次元変換データは転置メモリ８０２に格納される。転置
メモリの出力データは１次元変換装置８０３で再び１次
元変換を受けて、２次元変換データが出力端子８０４に
出力される。
〔発明が解決しようとする課題〕
しかしながら、従来方式では、Ｎ次の変換符号化のため
に、ＮＸＮ回の乗算と（Ｎ−１）ＸＮ回の加算とを行う
ため、演算量が多く演算に膨大な時間が必要となるとい
う欠点があった。
本発明の目的は、従来技術のこのような欠点を解消し、
変換の機能を維持しながら演算量を滅らし演算器□□□
を向Ｆさせたティシ゛タル信号処理装置を提供するこ七
にある。
〔課題を解決するための手段〕
請求項１記載の発明は、第１の入力データをメモリ↓こ
格納された係数データにより乗算する乗算器と、この乗
算器の出力データを格納する第１のレジスタと、この第
１のレジスタの出力データと後記アキュムレータの出力
データを加算する加算器と、この加算器の出力データを
格納するアキュムレータと、このアキュムレータの出力
データを格納し出力する第２のレジスタとから構成され
る積和演算器を、入力が共通となるようにＮ／２（Ｎは
２のベキ乗の数）個差列に接続して並列演算を行わせる
ディジタル信号処理装置において、Ｎ個の第２の入力デ
ータＸ０、Ｘ＋、Ｘｚ、”’、Ｘｗ−＋を入力とし、こ
の第２の入力データを２個で１姐とするＮ７′２組の組
み合わせデータ（Ｘ　Ｏ，Ｘ　Ｎ−１）。
（Ｘｌ、ＸＮ−２）、　　（Ｘｚ、ＸＮ−ｔ）、　　”
・＋　　（ＸＮ／２−１゜Ｘ　Ｎ／Ｚ）の系列を生成し
、この組み合わせデータ系列を２回出力するデータ組み
合わせ回路と、二のデータ組み合わせ回路から出力され
る前記２回の組み合わせデータ系列に対して第１回の祖
み合わせデータ系列の各組み合わせデータに対しては各
々加算してＮ／２個の加算データとし、第２回の組み合
わせデータ系列の各組み合わせデータに対しては各々減
算してＮ／２個の減算データとする加減算器と、 前記Ｎ／２個の加算データと前記Ｎ７２個の減算データ
を格納する第３のレジスタとを有し、前記第３のレジス
タの出力データである前記Ｎ／２個の加算データ及びＮ
／２個の減算データを、前記入力が共通となるように接
続されたＮ／２個の積和演算器に供給してこれを前記第
１の入力データとし、 前記Ｎ／２個の加算データに対する積和演算器の出力デ
ータｙ０、’！ｚ、３’ａ、・・・、Ｖ、−ｚと前記Ｎ
／２個の減算データに対する積和演算器の出力データ）
Ｚ＋３’ｚ＋ｙｓ＋・・・−）’Ｎ−＋　とを順次選択
し出力する選択回路と、 この選択回路の出力データを入力としｙ０、Ｖ＋。
ｙ２．・・・、　　’ｌＮ−＋の順序二こ並へ変えて出
力データとするデータ順序変換回路とをさらに有するこ
とを特徴とする 請求項２記載の発明は、第１の入力データをメモリＱこ
格納された係数データにより乗算する乗算器と、この乗
算器の出力データを格納する第１のレジスタ七、この第
１のレジスタの出力データと後記アキュムレータの出力
データを加算する加算器と、この加算器の出力データを
格納するアキュムレータと、このアキュムレータの出力
データを格納し出力する第２のレジスタとから構成され
る積和演算器を、入力が共通となるようにＮ／２（Ｎは
２のべ十乗の散）個並列に接続して並列演算を行わせる
ディジタル信号処理装置において、Ｎ個の第２の入力デ
ータＹ　０、　）’　１．　ｙｚ、　°”、　　Ｖ　Ｎ
−１を入力とし、この第２の入力データを第１の並べ変
えデータＹ０、Ｙｚ、Ｖａ−・・・、ｙＮ−ｚと第２の
並べ変えデータ）’ｌ、）’３．３’Ｓ、”・＋　　Ｖ
Ｎ−１とに並６変えて出力するデータ順序変換回路と、 このデータ１順序変換回路の出力データを格納する第３
のレジスタとを有し、 前記第３のレジスタの出力データを前記入力が共通とな
るように接続されたＮ／２個の積和演算器に供給してこ
れを前記第１の入力データとし、前記第１の並べ変えデ
ータに対する積和演算器の出力データＺ　６．　Ｚ　ｚ
、　Ｚ　ａ、　”’、　　Ｚ　Ｎ−ｚと前記第２の並べ
変えデータに対する積和演算器の出力データＺ　ｌ＋　
Ｚ　３＋　Ｚ　ｓ、　”’、　　Ｚ　Ｎ−１を順次選択
し出力する選択回路と、 この選択回路の出力データを入力とし、選択回路の出力
データを２個で１組とするＮ／２組の組み合わせデータ
（Ｚ０、　Ｚｓ−＋）＋　　（Ｚｌ、ＺＮ−２）（Ｚ　
Ｚｌ　Ｚ　Ｎ−３）＋　”＋　　（Ｚ　＃／１−１１　
Ｚ　５ｙｚ）の系列を生成し、この組み合わせデータ系
殊を２回出力するデータ組み合わせ回路と、 このデータ組み合わせ回路から出力される前記２回の組
み合わせデータ系列に対して第１回の組み合わせデータ
系列の各組み合わせデータに対しては各々加算し、第２
回の組み合わせデータ系列の各組み合わせデータに対し
ては各々減算して出力データとする加減算器とをさらに
存することを特徴とする 請求項３記赦の発明は、第１の入力データをメモリに格
納された係数データにより乗算する乗算器と、この乗算
器の出力データを格納する第１のレジスタと、この第１
のレジスタの出力データと後記アキュムレータの出力デ
ータを加算する加算器と、この加算器の出力データを格
納するアキュムレータと、このアキュムレータの出力デ
ータを格納し出力する第２のレジスタとから構成される
積和演算器を、入力が共通となるようにＮ／２（Ｎは２
のベキ乗の数）個並列に接続して並列演算を行わせるデ
ィジタル信号処理装置において、Ｎ個の第２の入力デー
タＸ　０、　Ｘ　ｌ＋　Ｘ　ｚ、　”’、　　Ｘ　ｓ−
＋を入力とし、この第２の入力データまたは後記選択回
路の出力データｙｏ−）’ｔ、ｙａ、’“’、　　）’
　ｓ−ｚ、　３’　＋−Ｙ３．Ｙｓ、・・・、ｙＮ−１
のどちらか一方を選択し出力する第１のスイッチと、 この第１のスイッチの出力データを２個で１組とするＮ
／２Ｍｉの組み合わせデータ（Ｘ　ｇ、　Ｘ　Ｎ−１）
（Ｘｌ、ＸＮ−２）Ｉ　　（Ｘｚ、ＸＨ−３）＋　　”
’１（ＸＮ／２−Ｘ　Ｎ／２）または（ｙ０、　ｙｓ−
＋）・（ｙｌ、　）’Ｎ−２）−□’ｚ。
ｙＮ−ｉ）＋　・・・＋　　（ｙＮ／□−＋、）’５ｚ
ｚ）の系列を生成し、この組み合わせデータ系列を２回
出力するデータ組み合わせ回路と、 このデータ組み合わせ回路から出力される前記２回の組
み合わせデータ系列に対して第１回の組み合わせデータ
系列の各組み合わせデータに対しては各々加算してＮ／
２個の加算データとし、第２回の組み合わせデータ系列
の各組み合わせデータに対しては各々減算してＮ／２個
の減算データとする加減算器と、 前記Ｎ／２個の加算データと前記Ｎ　／　２個の減算デ
ータを格納する第３のレジスタと、前記第２の入力デー
タまたは後記選択回路の出力データのどちらか一方を選
択し出力する第２のスイッチと、 この第２のスイッチの出力データを第１の並べ変えデー
タｘ０、Ｘｚ、Ｘ４．””、Ｘ５−ｚと第２の並べ変え
データｘ、ｘ：１．ＸＳ、”’＋　　Ｘ　Ｎ−１または
並べ変えデータＹＯ，！＋、Ｖｚ、・・・、バー１の系
列を生成するデータ順序変換回路と、 このデータ順序変換回路の出力データを格納する第４の
レジスタと、 前記第３のレジスタまたは前記第４のレジスタのどちら
か一方の出力を選択する第３のスイッチとを有し、 この第３のスイッチの出力データｕ、）、ｕｌ、ｕｚ・
・・、ｕＮ−１を前記入力が共通となるように接続され
たＮ／２個の積和／ｊＩ算器に供給してこれを前記第１
の入力データとし、 前記第３のスイッチの出力データｕ６．ｕ１．ｕ２”’
　　ｕ　Ｎ／２−１　の積和演算データ’！０、　３’
２．　Ｖａ、”’ｙ８−２と前記第３のスイッチの出力
データｕ９□２゜ｕ　Ｎ／２−１．　ｕ　Ｎ／２−２．
　”’、　　ｕ　Ｎ−１の積和演算データｙ＋、）’ｘ
、ｙｓ、・・・、ｙＮ−＋を順次選択し前記第１のスイ
ッチと前記第２のスイッチへ出力する選択回路と、 前記第３のレジスタの出力データと前記第４のレジスタ
の出力データのどちらか一方を選択し出力データとする
第・１のス・イノ千と４さらに仔し、。
前記第１のスイッチが前記第２の入力データを選択する
ときは、前記第２のス・イノ千は前記選択回路の出力デ
ータを、前記第３のスイッチ２よ前記第３のレジスタの
出力データを、前記第４のスイッチは前記第４のレジス
タの出力データを選択し、前記第１のスイッチが前記選
択回路の出力データを選択するときは、前記第２のスイ
ッチは前記第２の入力データを、前記第３のスイッチは
前記第４のレジスタの出力データを、前記第４のスイッ
チは前記第３のレジスタの出力データを選択することを
特徴とする 請求項４記載のディジタル信号処理装置は、各積和演算
器は、アキュムレータから加算器に到る経路に選択回路
をさらに有し、この選択回路により同一積和演算器のア
キュムレータの出力データもしくは隣接する後段の積和
演算器内のアキュムレータの出力データのどちらか一方
が選択されて乗算器の出力データと加算され、第３のス
イッチを第２の入力データ、第３のレジスタの出力デー
タ、第４のレジスタの出力データのいずれかを選択する
第５のスイッチで置き換え、第４のス・イノ千を最前段
の積和演算器のアキュムレータ、第３のレジスタ、第４
のレジスタの出力データのいずれかを選択し出力する第
６のスイッチで置き換えたことを特徴とする 請求項５記載の発明は、画像などの２次元のデータの２
次元変換を行うディジタル信号処理装置において、 請求項１．２．３または４記載のディジタル信号処理装
置と、 行列の転置操作を行う転置メモリと、 請求項１，２．３または４の第２の入力データと前記転
置メモリのデータのいずれかを選択する第１のスイッチ
と、 この第１のスイッチの出力データを請求項１゜２．３ま
たは４記載の前記ディジタル信号処理装置の入力とし、
請求項１，２．３または４記載の前記ディジタル信号処
理装置の出力を切り換えて前記転置メモリの入力データ
または出力とする第２のスイッチとを有することを特徴
とする請求項６記載の発明は、画像などの２次元のデー
タの２次元変換を行うディジタル信号処理装置において
、 請求項１，２．３または４記載の第２の入力データを特
徴とする請求項１，２．３または４記載の第１のディジ
タル信号処理装置と、 この第１のディジクル信号処理装置の出力データを入力
とする行列の転置操作を行う転置メモリと、 この転置メモリの出力データを特徴とする請求項１，２
．３または４記載の第２のディジタル信号処理装置とを
有することを特徴とする。
〔作用〕
説明を簡単にするために、変換として離散コサイン変換
（以下ＯＣＴと記す）と逆コサイン変換（以下ＩＤＣＴ
と記す）を、フィルタリングとして非巡回形フィルタ（
以下ＦＩＲフィルタと記す）を例にあげて説明する。
Ｎ（Ｎは２のベキ乗）次の１次元ＯＣＴは、入力データ
をｘＪ 出力データをｙ、 とすると弐（１）で 定義される。
・ｃｏｓ　　：（２ｊ＋１）ｉｚ／２Ｎ］・（１） 但し１＝０ １゜ −１ ｊ−０゜ ■ ■ 式（＋）を行列の形式で記述すると、 式（２）のようにな る。
ｙ＝Ｃｘ ・（２） ＋＋　嘩　ゴｂ χはＮＸＩの入カデータベク トル、 ｙはＮ　Ｘ　ｌの出力データヘク トル、 行列の各要素Ｃｉ、、は、 Ｃ＝、ｊ＝”＋７”ｉ７万「・ｕ　（ｉ）−ｃｏｓ　［
（２ｊ＋１）ｉｚ／２Ｎ］・（３） である。ＤＣＴ係数ｊテ列Ｃの各要素には、Ｃｉ、ｊ−
（１）“・Ｃｉ−（Ｎ−ｊ−１１・・・（４）の関係か
あり、この関係を利用すると式（２）は、例えばＮが８
の場合、弐（５）のように変形できる。
ｘｘｘｘｘｘｘｘ す　　＋　　＋　　＋ ＸＸＸＸＸＸＸＸ −一；−〇〇〇〇 １ ＞＞＞＞　　　為　　＞　　＞　　菖 弐（５）、より、１次元ｏｃ’ｒ　／＊算は、Ｎ個ノテ
ータカらなる入力データ系列の対称の位置二こある２個
の入力データを予め加減算することにより、係数ｊ１列
の要素の値がＯとなる部分の乗算演算を省略できるので
、ＯＣＴ係数との乗算回数を２分のｌに滅らすことがで
きる。
以上より、請求項１記戦のディジタル信号処理装置は、
次数Ｎの場合、Ｎ個の入力データをデータの組みｆ　Ｘ
０、　ＸＮ−＋）　＋　　（Ｘ＋、　Ｘ５−ｚ）　、　
　（ＸｚＸｓ−３）、　　”’、　　（ＸＮ／２−１．
ＸＮ／２１に変換するデータ組み合わせ回路と、１組の
２個のデータを加算または減算する加減算器と、加減算
器の出力端子に並列に接続されたＮ／２個の積和演算器
と、積和演算器から出力されるデータを並べ変えるデー
タ順序変換回路とにより構成し、最初に加減算器は加算
器として動作させて出力データ（３０，３’ｚ。
ｙ４．・・・、　　ｙｓ−ｚ）の演算を行い、次に前記
の入力データを入力して加減算器を減算器として動作さ
せて出力データ（Ｖ　ｌ＋　Ｖｚ、　３’ｓ＋・・・、
　　）’Ｎ−＋１の演算を行い、データ順序変換回路で
データの出力順序を整えることにより実現できる。その
結果、従来方式に比べて演算時間は変わらずに、演算器
数を半減できる。
Ｎ（Ｎは２のベキ乗）次の１次元ＩＤＣＴは、入力デー
タをＶｉ、出力データをＸ４とすると式（６）で定義さ
れる。
−ｃｏｓ　　［（２ｉ＋−１）ｊ＋ｒ／２Ｎ］・　・　
・（６） 但しｉ＝０、１．・・・、Ｎ−１ ｊ＝０．　１．　　・・・、Ｎ−１ 式（６）を行列の形式で記述すると、弐（７）のように
なる。
ｘ＝Ｄｙ　　　　　　　　　　　　　　　　・　・　・
（７）ここで、ｙはＮＸＩの入力データベクトル、Ｘは
ＮＸＩの出力データベクトル、ＤはＮＸＮのＩＤＣＴ係
数行列で、行列の各要素ｄ　ｌ＋Ｊは、ｄ、、ｊ＝ｉ万
Ｊ）、ｕＣｊ） ｃｏｓ　［（２ｉ＋−１）ｊｚ／２Ｎ］・　・　・（８
） である。ＩＤＣＴ係数行列Ｃの各要素には、ｄｉ、ｊ　
＝　（−１）’−ｄ、□１−１１＋ｊ　　　・　・　・
（９）の関係があり、この関係を利用すると式（７）は
、Ｎが８の場合、式（１０ａ）、　（１０ｂ）のように
変形できる。
（１０ｂ） 式（１０ａ）、　（１０ｂ）より、１次元ｌ０ＣＴ演算
は、Ｎ個のデータからなる入力データ系列を偶数番目と
奇数番目に分けてＯＣＴ係数と積和演算し、積和演算デ
ータを加減算することにより実現でき、かつ乗算回数を
２分の１に減らすことができる。
以上より、請求項２記載のディジタル信号処理装置は、
次数Ｎの場合、Ｎ個の入力データをＶｏ。
Ｙｚ、Ｙａ、”’、　　）’Ｎ−ｔ、）’＋、）’ｔ、
）’ｓ、”’、　　ｙＮ−＋　のように並べ変えるデー
タ順序変換回路と、データ順序変換回路の出力端子に並
列に接続されたＮ／２個の積和演算器と、積和演算器か
ら出力されるデータを’＆　［ｚ０、ｚｌ）、　　（Ｚ
ｔ、Ｚ−）　、−（ｚ、−。
ＺＮ−Ｉｔのように組み合わせるデータ組み合わせ回路
と、１組の２個のデータを加算または減算して出力する
加減算器により構成され、最初に積和演算器ではデータ
（’ｌ０、Ｙｚ、Ｖａ、・・・、　　ｙＮ−２）の積和
演算を行って積和演算データ（Ｚ６．Ｚｚ、Ｚａ・・・
、ｚＮ−□）を出力し、次にデータ（Ｙ＋、）’ｓ、）
’ｓ。
・・・、　　ｙｓ−＋）の積和演算を行って積和演算デ
ータ（Ｚ　１．　Ｚ　ｙ、　Ｚ　ｓ、　”・、　　Ｚ　
Ｎ−１）を出力する。その結果、従来方式に比べて演算
時間は変わらずに、演算器数を半減できるつ また、請求項３記教のディジタル信号処理装置は、請求
項Ｉおよび２のディジタル信号処理回路を組み合わせた
もので、データ組み合わせ回路と、データ順序変換回路
と、積和演算回路の間のデータ転送経路とをスイッチで
切り替えることにより、容易にＯＣＴ演算とＩＤＣＴ演
算とを実現できる。
次に、請求項３記載のディジタル信号処理装置を利用し
て、１４Ｒフイルタを実現する方法について説明する。
請求項３記載のディジタル信号処理装置において、積和
演算器中のアキュムレータの出力データと加算器の入力
とを接続するデータ線に選択回路を設け、後段の積和演
算器のアキュムレータのデータを選択するようにすると
ともに、入力データを直接積和演算回路に入力する経路
を設け、積和演算回路の最前段のデータを直接出力でき
るようにすれば、転置型のＦＩＲフィルタを容易に実現
できる。
最後に、２次元変換を実現する場合について説明する。
２次元変換は式（１１）のように２回の１次元変換と、
行列の転置とで実現できる。
Ｚ＝ＴＹ’ ここで、Ｔ、Ｘ、Ｙ、ＺはそれぞれＮＸＮの変換係数行
列、入力データ行列、１次元変換演算結果を表す行列、
２次元変換演算結果を表す行列で、Ｙｌは行列Ｙの転置
を表す。たとえば、２次元ＤＣＴを実現するための１次
元ＤＣＴの係数行列Ｔは、前述の係数行列Ｃの通りであ
る。行列の転置は、データを列方向に書き込み、行方向
に読み出す転置メモリで実現できる。１回目の１次元Ｏ
ＣＴ演算は、入力データ行列Ｘの列方向に第Ｏ列、第１
列、第２列、・・・の１＠で行い、転置メモリへ格納す
る。転置されたデータに再び１次元の変換を行えば２次
元変換が実現できる。
以上より、２次元ＯＣＴまたはＩ［ｌＣＴを実現する本
発明のディジタル信号処理装置は、１次元ＤＣＴまたは
ＩＤＣＴを実現する請求項１，２．３または４記載のデ
ィジタル信号処理装置と、このディジタル信号処理装置
の出力データを列方向りこ１き込み行方向に読み出す転
置メモリと、転置メモリの出力データを入力データとし
、を次元ＯＣＴまたはｌ０ＣＴを実現する請求項１，２
．３または４記載のディジタル信号処理装置により容易
に構成できる。
［実施例］ 次に本発明の実施例を図面を参照しながら説明する。
第１図は請求項１記載の発明を実現するための実施例で
ある。このディジタル信号処理装置はＮ（Ｎは２のベキ
乗）を８とし、積和演算器を４（−Ｎ／２）個接続して
ＯＣＴ演算を実行する場合のものである。入力データ（
Ｘ　Ｏ＋　Ｘ　Ｉ＋　Ｘ　Ｚ＋　Ｘ　ｆｆ＋　Ｘ　ａ。
Ｘ　Ｓ＋　Ｘ　ｂ、　Ｘ　ｔ）ハ入力端子（ＩＮＰＵＴ
）　１００に入力される。入力データは、データ組み合
わせ回路１０１で２個１組にされて、（（ｘ、、ｘ〕）
、　　（ｘ、、ｘ、）。
（Ｘ２．ＸＳｉ　　（Ｘ３．Ｘｄ）、　　（ＸＯ，Ｘｄ
、　　（ｘ＋。
ｘ、）、　　（ｘｚ、ｘｓ）、　　（ｘ、、ｘ−））の
順番で出力される。データ組み合わせ回路の出力は、加
減算器（＾／Ｓ）　１０２で前半の４組のデータ（（ｘ
、、ｘ、）（ｘ＋、ｘｂ）、　　ｔｘｔ、ｘｓ）　、　
　ｆｘｚ、ｘ４））は加算、後毛の４姐のデータ（ｆｘ
０、ｘ、）、　　（ｘ１Ｘ６１　、　　（ｘ、、ｘ、ｌ
　、　　（ｘ、、ｘ＝ｌ　）は減算されて、加減算デー
タ（ｆｘｏ＋ｘｔ）、　　ｆｘ＋＋−ｘｂｌｆｘｚ＋ｘ
ｓ）、　　　［ｘ３Ｓｘｄ　　、　　　（ＸＯ−Ｘ７）
（ｘ、−ｘ＝）　、　（ｘｚ−ｘ−）　、　（ｘ：１−
ｘ４１　）は順次レジスタ（Ｒ）　１０３に格納される
。レジスタ１０３のデータは並列に接続された４個の積
和演算器（ＭＡＣ）１１１．１１２．１１３．１１４に
入力される。
積和演算器の構成は、第１図において代表的に積和演算
器１１１に示しており、積和演算器の入力端子１２１か
ら入力される入力データと係数メモリ（ＭＨ３１から読
み出された変換係数とを乗算器（ＭＰＹ）１４１で乗算
して、乗算結果をレジスタ（Ｒ）１５１に格納し、レジ
スタ１５１の出力データとアキュムレータ（ＡＣＣ）　
１７１の出力データとを加算器（ＡＤＤ）　１６１で加
算して、累算結果をアキュムレータ１７１に格納する。
積和演算が終了するとアキュムレータ１７１の積和演算
データはレジスタ（１？）　１８１に格納される。
積和演算器１１１．１１２．１１３．　ｕ、ｔでは、前
半の１個のデータ（（Ｘ６十Ｘ７１　、　　（ｘ＋÷Ｘ
％）（Ｘｚ＋Ｘｓ）　、　　（Ｘ３’−χ、））に対し
ては式（５）で示した変換係数（Ｃ０，。、　　Ｃ０、
１．　　Ｃ０，２、Ｃ０、５）（Ｃ２，。、　　Ｃ２，
Ｉ　　、　　Ｃ２，Ｚ　、　　Ｃｚ、ｄ　、　（Ｃ４，
。
Ｃ４，＋　　、　　Ｃ−、ｚ　、　　Ｃａ、＊）　、　
（Ｃ５，。、Ｃ，、、。
Ｃ−、ｚ　、　　Ｃ６，３１との積和演算をそれぞれ行
って積和演算データ（”ｊ０、）’ｚ、ｙａ。ｙａ）を
出力し、後半の４個のデータ（（ｘ、−ｘ７）、（ｘ、
−ｘ、）。
（ｘｚ−ｘ、）、　　（ｘ３−ｘ、））に対しては変換
係数（ＣＩ、（１、ＣＩ、Ｉ　、　ＣＩ＋！　、　ＣＩ
、３）、（Ｃ３，Ｏ。
Ｃｚ、＋　　、　　　Ｃ３，２、Ｃ３，＋ン　−、（Ｃ
ｓ、　０、　　　ＣＳ＋　１Ｃ５，２・　　Ｃ５・　３
）　・　　（Ｃ）＋Ｏ＋Ｃフ、ｒ、Ｃ１，２Ｃ？＋３１
との積和演算をそれぞれ行って積和演算データ０’＋＋
　Ｖｘ、　３’ｓ、　）’ｙ）を出力する。
データ順序変換回路１９１は、積和演算器１１１１１２
、１１３．１１４から選択回路（ＳＥＬ）　１９０を通
じて入力された積和演算データの順序を並べ変えて（”
ｊ０、　７＋＋　３’Ｌ　）’３１　ｙｇ、　ｙｓ、　
Ｙｂ、　Ｖフ）の順番で出力端子（ＯＵＴＰ［ＩＴ）　
１９２　定出力する。
第２図は請求項２記載の発明を実現するための実施例で
ある。このディジタル信号処理装置はＮ（Ｎは２のベキ
乗）を８とし、積和演算器を１（＝Ｎ／２）個接続して
［ＯＣＴ演算を実行する場合のものである。入力データ
（Ｖ０、　ｙ＋、）’；！、Ｙ：１．Ｖ４ｙＮ、ｙａ、
ｙｔ）は入力端子（［ＮＰ［ＪＴ）　２００に入力され
る。入力データは、データ順序変換回路２０１で並べ変
えられて（）’０、　ｙｚ＋　）’４．　ｙ６ｎ　３’
　＋＋　ｙｓ、　ｙｓ、　ｙフ）の順序で出力されて−
Ｈレジスタ（Ｒ）　２０２に格納された後、積和演算器
（ＭＭＣ）２１１．２１２．２１３．２１４に入力され
る。
積和演算器の構成は、第２図において代表的に積和演算
器２１１に示しており、積和演算器の入力端子２２１か
ら入力される入力データと係数メモリ（Ｍ）２３１から
読み出された変換係数とを乗算器（ＭＰＹ）２４１で乗
算して、乗算結果をレジスタ（Ｒ）２５１に格納し、レ
ジスタ２５１の出力データとアキュムレータ（ＡＣＣ）
　２７１の出力データを加算器（ＡＤＤ）２６１で加算
して、累算結果をアキュムレータ２７１に格納する。積
和演算が終了するとアキュムレータ２７１の積和演算デ
ータはレジスタ（Ｒ）２８１５こ格納される。
積和演算器２１１．２１２．２１３．２１４では、前半
の４個のデータ（Ｖ０、　！ｚ、　Ｙａ、　３’６）に
対しては式（１０ａ）で示した変換係数（ｄ０、ｏ　、
　　ｄ０、ｚ　、　　ｄ０、４゜ｄ０、６）、（ｄ２．
。、　　ｄｚ、ｚ　、　　ｄｚ、４．　　ｄｚ、ｉ、）
、（ｄ４．。、　　ｄａ、ｚ　、　　ｄ＝、−、ｄ４．
ｂ）、（ｄ６．。
ｄ６．ｚ　、　　ｄａ、ａ　、　　ｄｂ、６）との積和
演算をそれぞれ行って積和演算データ（Ｚ　０、　Ｚ　
ｚ、　Ｚ　４＋　Ｚ　６）を出力し、後半の４個のデー
タ０’　＋＋　＞’ｉ、　ｙｓ、　Ｖフ）に対しては、
変換係数（ｄ＋、＋　、ｄ＋、ｚ　、ｄ＋、５ｄ１１丁
）　、　　（ｄ３．＋　　、　　ｄ−＋、ｉ　　、　　
ｄ３．ｓ　　、　　ｄｚ、ｔ）　　、（ｄｓ、＋　、　
　ｄｓ、：＋　、　　ｄｓ、ｓ　、　　ｄｓ、ｙ）、（
ｄ、。
ｄ−ｔ、ｘ　、　　ｄ？、ｓ　、　　ｄｑ、ｔ）との積
和演算をそれぞれ行って積和演算データ（Ｚ　＋、　Ｚ
　：１．　Ｚ　ｓ、　Ｚ　ｔ）を出力する。
データ組み合わせ回路２９１は、積和演算１２ｉｉ。
２１２、２１３．２１４の積和演算データが選択回路２
９０を通じて入力され、入力された積和演算データの順
序を変えて（（ｚ、、ｚ、）、　　（ｚ、、ｚ、）、　
　（ｚａ。
Ｚ５１　、　　（ｚｂ、ｚｔｌ　、　　Ｉｚ０、ｚｔｌ
　、　　（Ｚ２．Ｚｌｌ　。
（ｚａ、ｚｓ）、　　［ｚ、、ｚ、ｌ））の順番で出力
する。
データ組み合わせ回路の出力は、加減算器（Ａ／５）２
９２で前半の４組のデータ（（ｚ０、　ｚｌ）　、　　
（Ｚ２ｚ：ｌ）＝　　（Ｚ−、Ｚｄ、　　（２６，Ｚ、
））は加算、後半の４組のデータ（（ｚ、、ｚ、）、　
　（ｚ２．ｚ、ｉ（ｚ、、ｚ、）　、　　（ｚ、、、ｚ
＝））は減算されて、加減算器より加減算データ（Ｘ０
、Ｘ＋、Ｘ２．Ｘ３．Ｘ４゜Ｘｓ＋Ｘａ、Ｘｙ）として
出力端子（ＯＬＩＴＰ［ＩＴ）　２９３へ出力される。
第３図は請求項３記載の発明を実現するための実施例で
ある。このディジタル信号処理装置はＮ（Ｎは２のベキ
乗）を８とし、積和演算器を４（＝Ｎ／２）個接続して
ＯＣＴ演算またはＩＤＣＴ演算を実行する場合のもので
ある。データ組み合わせ回路３０１、加減算器（Ａ／５
）３０２　、データ順序変換回路３０４、積和演算器（
ＭＡＣ）３１１．３１２．３１３．３１４の動作は、Ｏ
ＣＴ演算を実行する場合は第１図のものと、ＩＤｃＴ演
算を実行する場合は第２図のものと同様である。なお、
代表的に示す積和演算器３１１の構成において、３２１
は入力端子、３３１は係数メモリ（門）、３４１は乗算
器（ＭＰＹ）、３５１はレジスタ、３６１は加算器（Ａ
ＤＤ）、３７１はアキュムレータ（ＡＣＣ）、３８１は
レジスタである。
ＯＣＴ演算を実行する場合は、スイッチ３０６は入力端
子３００から入力されるデータを、スイッチ３０７は選
択回路３９０のデータを、スイッチ３０８はレジスタ（
Ｒ）　３０３の出力データを、スイッチ３０９はレジス
タ（Ｉｔ）３０５の出力データをそれぞれ選択する。
ＩＤＣＴ演算を実行する場合は、スイッチ３０６は選択
回路３９０の出力データを、スイッチ３０７は入力端子
３００から入力される入力データを、スイッチ３０８は
レジスタ３０５の出力データを、スイッチ３０９はレジ
スタ３０３の出力データをそれぞれ選択する。
なお第３図において、３９０は選択回路、３９１は出力
端子である。
第４図は請求項４記載の発明を実現するための実施例で
ある。このディジタル信号処理装置はＮ（Ｎは２のベキ
乗）を８とし、積和演算器を４（＝Ｎ／２）個接続して
ＯＣＴ演算、　ｒＤｃＴ演算または４次のＦＩＲフィル
タ演算を実行する場合のものである。積和演算器（旧Ｃ
）４１１．４１２．４１３．４１１１の構成は同一であ
る。例えは、積和／！４算器旧１のアキュムレータ４７
１から加算器４６１に至るデータ経路上に選択回路（Ｍ
ＰＸ）４９０か設けてあり、ＤＣＴ演算とｆＤｃＴ演算
を実行する場合は、選択回路４９０は積和演算器４１１
のアキュムレータ（ＡＣＣ）４７１の出力データを、Ｆ
ＩＲフィルタ演算を実行する場合は積和演算器４１２の
アキュムレータの出力データを選択する。
データ組み合わせ回路４０１、加減算器（Ａ／５）４０
２、データ順序変換回路４０４、積和演算器４１１゜４
１２、４１３．４１４の動作は、ＯＣＴ演算を実行する
場合は第１図を、［ＤＣＴ演算を実行する場合は第２図
を用いて説明した場合と同様である。
ＦＩＲフィルタ演算を実行する場合は、例えば積和演算
器４１１の係数メモリ（Ｍ）４３１にはフィルタ係数が
格納され、乗算器４４１で入力データとフィルタ係数の
乗算を実行する。
ＤＣＴ演夏を実行する場合は、スイッチ４０６は入力端
子４００から入力されるデータを、スイッチ４０７は選
択回路、１９１のデータを、スイッチ・１０８はレジス
タ（１？）　４０３の出力データを、スイッチ４０９は
レジスタ（Ｒ）４０５の出力データをそれぞれ選択する
。
ｌ０ＣＴ演算を実行する場合は、スイッチ４０６は選択
回路４９１の出力データを、スイッチ、１０７は入力端
子４００から入力されるデータを、スイッチ４０８はレ
ジスタ４０５の出力データを、スイッチ４０９はレジス
タ４０３の出力データをそれぞれ選択する。
ＦＩＲフィルタ演算を実行する場合は、スイッチ４０８
は入力端子４００から入力されるデータを、スイッチ４
０９はアキュムレータ４７１の出力データをそれぞれ選
択する。
なお第４図において、４５Ｌ　４８１はレジスタ、４９
１は選択回路、４９２は出力端子である。
第５図は請求項５記載の発明を実現するための実施例で
ある。このディジタル信号処理装置は例えば２次元のＯ
ＣＴ演算またはＩＤＣＴ演算を実行する場合のものであ
る。入力端子（ＩＮＰＵＴ）　５００から入力される入
力データはスイッチ５０１　を経由して１次元変換装置
５０２に入力される。１次元変換装置５０２の構成は、
ＯＣＴ演算を実行する場合は第１図。
第３図または第４図のディジタル信号処理装置を用い、
［ＤＣＴ演算を実行する場合は第２図、第３図または第
４図のディジタル信号処理装置を用いる。
１次元変換回路５０２で１次元変換されたデータはスイ
ッチ５０３を経由して転置メモリ５０４に入力される。
転置メモリ５０４の出力は入力データに行列の転置操作
を加えた形式で出力され、スイッチ５０１を経由して再
び１次元変換回路５０２に入力されて、１次元変換され
る。２回の１次元変換操作により２次元変換されたデー
タはスイッチ５０３を経由して、出力端子（ＯＵＴＰＵ
Ｔ）　５０５より出力される。
第６図は請求項６記載の発明を実現するための実施例で
ある。このディジタル信号処理装置は例えば２次元のＯ
ＣＴ演算またはＩ　ＤＣＴ演算を実行する場合のもので
ある。入力端子（ＩＮＰＵＴ）　６００から入力される
入力データは１次元変換装置６０１に入力される。１次
元変換装置６０１の構成は、ＯＣＴ演算を実行する場合
は第１図、第３図または第４図のディジタル信号処理装
置を用い、［ＤＣｒ／ｊｉ算を実行する場合は第２図、
第３図または第・１図のディジタル信号処理装置を用い
る。１次元変換回路６０１で１次元変換されたデータは
転置メモリ６０２に入力される。転置メモリの出力は入
力データに行列の転置操作を加えた形式で出力され、１
次元変換回路６０３に入力されて、１次元変換される。
１次元変換回路６０３の構成は１次元変換回路６０１と
同じである。２回の１次元変換操作により２次元変換さ
れたデータは出力端子（ＯＵＴＰＵＴ）６０４より出力
される。
［発明の効果〕 本発明によれば、並列接続された積和演算器にデータ組
み合わせ回路とデータ順序変換回路と加減算回路を接続
することにより、全体の演算量を約２分の１に削減でき
るディジタル信号処理装置が容易に構成でき、かつ装置
規模の縮小が実現できる。また、積枦演算器内に自段と
後段のどちらかのアキュムレータを選択する選択回路を
付加することにより、ＦＩＲフィルタ装置が容易に実現
でき、変換装置、との兼用が可能となる５
【図面の簡単な説明】
第１図、第２図、第３図は本発明のディジタル信号処理
装置の構成を表すブロック図、第４図は第３図のディジ
タル信号処理装置をＦＩＲフィルタ装置として利用する
場合の本発明のディジタル信号処理装置の構成を表すブ
ロック図、第５図、第６図は２次元変換を実現する本発
明のディジタル信号処理装置の構成を表す図、第７図は
従来のディジタル信号処理装置の構成を表すブロック図
、 第８図は従来の２次元変換を実現するディジタル信号処
理装置の構成を表すブロック図である。 １００　２００、３００ ４００、５００．６００　　・・・・・入力端子１０１
、２９１．３０１．４０１・・・データ組み合わせ回路 １０２、２９２．３０２．４０２・・・加減算器１０３
、１５１．１８１２０２．２５１．２８１．３０３３０
５、３５１．３８１．４０３．４０５．４５１４８１１
１ ２１４゜ 旧３゜ ２１ １３１　２３１ １４１、　２４１ １６１　２６１ １７Ｌ　　２７Ｌ １９０、２９０ １９１、　２０１ １９２、　２９３ ３０６゜ ４０７゜ ５０２゜ ０４Ｉ ３０７゜ ４０８゜ ６０１゜ ６０２・ ・・・レジスタ １１３、１１４．２１１．２１２．２１３３１２、３１
３．３１４．４１１．４１２゜・・・・・積和演算器 ３２１、４２１・・・積和演算器の入力端子 ３．３１．４３１・　・　・係数メモリ３４１４４１・
・・乗算器 ３６１、４６１・・・加算器 ３７Ｌ　４７１・・・アキュムレータ ３９０、４９１・・・選択回路 ３０４、４０４・・・データ順序変換回路３９１、４９
２．５０５．６０４ ・・・出力端子 ３０８、３０９．４０６゜ ４０９、５０Ｌ　５０３　　・　・　・スイッチ６０３
　　・・・ディジタル信号処理装置・・・・・転置メモ
リ 寸 −一一］ 第５図 第６図

Claims (6)

    【特許請求の範囲】
  1. （１）第１の入力データをメモリに格納された係数デー
    タにより乗算する乗算器と、この乗算器の出力データを
    格納する第１のレジスタと、この第１のレジスタの出力
    データと後記アキュムレータの出力データを加算する加
    算器と、この加算器の出力データを格納するアキュムレ
    ータと、このアキュムレータの出力データを格納し出力
    する第２のレジスタとから構成される積和演算器を、入
    力が共通となるようにＮ／２（Ｎは２のベキ乗の数）個
    並列に接続して並列演算を行わせるディジタル信号処理
    装置において、 Ｎ個の第２の入力データＸ＿０、Ｘ＿１、Ｘ＿２、・・
    ・、Ｘ＿Ｎ＿−＿１を入力とし、この第２の入力データ
    を２個で１組とするＮ／２組の組み合わせデータ（Ｘ＿
    ０、Ｘ＿Ｎ＿−＿１）、（Ｘ＿１、Ｘ＿Ｎ＿−＿２）、
    （Ｘ＿２、Ｘ＿Ｎ＿−＿３）、・・・、（Ｘ＿Ｎ＿／＿
    ２＿−＿１、Ｘ＿Ｎ＿／＿２）の系列を生成し、この組
    み合わせデータ系列を２回出力するデータ組み合わせ回
    路と、このデータ組み合わせ回路から出力される前記２
    回の組み合わせデータ系列に対して第１回の組み合わせ
    データ系列の各組み合わせデータに対しては各々加算し
    てＮ／２個の加算データとし、第２回の組み合わせデー
    タ系列の各組み合わせデータに対しては各々減算してＮ
    ／２個の減算データとする加減算器と、 前記Ｎ／２個の加算データと前記Ｎ／２個の減算データ
    を格納する第３のレジスタとを有し、前記第３のレジス
    タの出力データである前記Ｎ／２個の加算データ及びＮ
    ／２個の減算データを、前記入力が共通となるように接
    続されたＮ／２個の積和演算器に供給してこれを前記第
    １の入力データとし、 前記Ｎ／２個の加算データに対する積和演算器の出力デ
    ータｙ＿０、ｙ＿２、ｙ＿４、・・・、ｙ＿Ｎ＿−＿２
    と前記Ｎ／２個の減算データに対する積和演算器の出力
    データｙ＿１、ｙ＿３、ｙ＿５、・・・、ｙ＿Ｎ＿−＿
    １とを順次選択し出力する選択回路と、 この選択回路の出力データを入力としｙ＿０、ｙ＿１、
    ｙ＿２、・・・、ｙ＿Ｎ＿−＿１の順序に並べ変えて出
    力データとするデータ順序変換回路とをさらに有するこ
    とを特徴とするディジタル信号処理装置。
  2. （２）第１の入力データをメモリに格納された係数デー
    タにより乗算する乗算器と、この乗算器の出力データを
    格納する第１のレジスタと、この第１のレジスタの出力
    データと後記アキュムレータの出力データを加算する加
    算器と、この加算器の出力データを格納するアキュムレ
    ータと、このアキュムレータの出力データを格納し出力
    する第２のレジスタとから構成される積和演算器を、入
    力が共通となるようにＮ／２（Ｎは２のベキ乗の数）個
    並列に接続して並列演算を行わせるディジタル信号処理
    装置において、 Ｎ個の第２の入力データｙ＿０、ｙ＿１、ｙ＿２、・・
    ・、ｙ＿Ｎ＿−＿１を入力とし、この第２の入力データ
    を第１の並べ変えデータｙ＿０、ｙ＿２、ｙ＿４、・・
    ・、ｙ＿Ｎ＿−＿２と第２の並べ変えデータｙ＿１、ｙ
    ＿３、ｙ＿５、・・・、ｙ＿Ｎ＿−＿１とに並べ変えて
    出力するデータ順序変換回路と、 このデータ順序変換回路の出力データを格納する第３の
    レジスタとを有し、 前記第３のレジスタの出力データを前記入力が共通とな
    るように接続されたＮ／２個の積和演算器に供給してこ
    れを前記第１の入力データとし、前記第１の並べ変えデ
    ータに対する積和演算器の出力データｚ＿０、ｚ＿２、
    ｚ＿４、・・・、ｚ＿Ｎ＿−＿２と前記第２の並べ変え
    データに対する積和演算器の出力データｚ＿１、ｚ＿３
    、ｚ＿５、・・・、ｚ＿Ｎ＿−＿１を順次選択し出力す
    る選択回路と、 この選択回路の出力データを入力とし、選択回路の出力
    データを２個で１組とするＮ／２組の組み合わせデータ
    （ｚ＿０、ｚ＿Ｎ＿−＿１）、（ｚ＿１、ｚ＿Ｎ＿−＿
    ２）、（ｚ＿２、ｚ＿Ｎ＿−＿３）、・・・、（ｚ＿Ｎ
    ＿／＿２＿−＿１、ｚ＿Ｎ＿／＿２）の系列を生成し、
    この組み合わせデータ系列を２回出力するデータ組み合
    わせ回路と、 このデータ組み合わせ回路から出力される前記２回の組
    み合わせデータ系列に対して第１回の組み合わせデータ
    系列の各組み合わせデータに対しては各々加算し、第２
    回の組み合わせデータ系列の各組み合わせデータに対し
    ては各々減算して出力データとする加減算器とをさらに
    有することを特徴とするディジタル信号処理装置。
  3. （３）第１の入力データをメモリに格納された係数デー
    タにより乗算する乗算器と、この乗算器の出力データを
    格納する第１のレジスタと、この第１のレジスタの出力
    データと後記アキュムレータの出力データを加算する加
    算器と、この加算器の出力データを格納するアキュムレ
    ータと、このアキュムレータの出力データを格納し出力
    する第２のレジスタとから構成される積和演算器を、入
    力が共通となるようにＮ／２（Ｎは２のベキ乗の数）個
    並列に接続して並列演算を行わせるディジタル信号処理
    装置において、 Ｎ個の第２の入力データｘ＿０、ｘ＿１、ｘ＿２、・・
    ・、ｘ＿Ｎ＿−＿１を入力とし、この第２の入力データ
    または後記選択回路の出力データｙ＿０、ｙ＿２、ｙ＿
    ４、・・・、ｙ＿Ｎ＿−＿２、ｙ＿１、ｙ＿３、ｙ＿５
    、・・・、ｙ＿Ｎ＿−＿１のどちらか一方を選択し出力
    する第１のスイッチと、 この第１のスイッチの出力データを２個で１組とするＮ
    ／２組の組み合わせデータ（ｘ＿０、ｘ＿Ｎ＿−＿１）
    、（ｘ＿１、Ｘ＿Ｎ＿−＿２）、（ｘ＿２、ｘ＿Ｎ＿−
    ＿３）、・・・、（ｘ＿Ｎ＿−＿２＿−＿１、ｘ＿Ｎ＿
    ／＿２）または（ｙ＿０、ｙ＿Ｎ＿−＿１）、（ｙ＿１
    、ｙ＿Ｎ＿−＿２）、（ｙ＿２、ｙ＿Ｎ＿−＿３）、・
    ・・、（ｙ＿Ｎ＿／＿２＿−＿１、ｙ＿Ｎ＿／＿２）の
    系列を生成し、この組み合わせデータ系列を２回出力す
    るデータ組み合わせ回路と、 このデータ組み合わせ回路から出力される前記２回の組
    み合わせデータ系列に対して第１回の組み合わせデータ
    系列の各組み合わせデータに対しては各々加算してＮ／
    ２個の加算データとし、第２回の組み合わせデータ系列
    の各組み合わせデータに対しては各々減算してＮ／２個
    の減算データとする加減算器と、 前記Ｎ／２個の加算データと前記Ｎ／２個の減算データ
    を格納する第３のレジスタと、 前記第２の入力データまたは後記選択回路の出力データ
    のどちらか一方を選択し出力する第２のスイッチと、 この第２のスイッチの出力データを第１の並べ変えデー
    タｘ＿０、ｘ＿２、ｘ＿４、・・・、ｘ＿Ｎ＿−＿２と
    第２の並べ変えデータＸ＿１、Ｘ＿３、Ｘ＿５、・・・
    、Ｘ＿Ｎ＿−＿１または並べ変えデータｙ＿０、ｙ＿１
    、ｙ＿２、・・・、ｙ＿Ｎ＿−＿１の系列を生成するデ
    ータ順序変換回路と、 このデータ順序変換回路の出力データを格納する第４の
    レジスタと、 前記第３のレジスタまたは前記第４のレジスタのどちら
    か一方の出力を選択する第３のスイッチとを有し、 この第３のスイッチの出力データｕ＿０、ｕ＿１、ｕ＿
    ２、・・・、ｕ＿Ｎ＿−＿１を前記入力が共通となるよ
    うに接続されたＮ／２個の積和演算器に供給してこれを
    前記第１の入力データとし、 前記第３のスイッチの出力データｕ＿０、ｕ＿１、ｕ＿
    ２、・・・、ｕ＿Ｎ＿／＿２＿−＿１の積和演算データ
    ｙ＿０、ｙ＿２、ｙ＿４、・・・、ｙ＿Ｎ＿−＿２と前
    記第３のスイッチの出力データｕ＿Ｎ＿−＿２、ｕ＿Ｎ
    ＿／＿２＿＋＿１、ｕ＿Ｎ＿／＿２＿＋＿２、・・・、
    ｕ＿Ｎ＿−＿１の積和演算データｙ＿１、ｙ＿３、ｙ＿
    ５、・・・、ｙ＿Ｎ＿−＿１を順次選択し前記第１のス
    イッチと前記第２のスイッチへ出力する選択回路と、 前記第３のレジスタの出力データと前記第４のレジスタ
    の出力データのどちらか一方を選択し出力データとする
    第４のスイッチとをさらに有し、前記第１のスイッチが
    前記第２の入力データを選択するときは、前記第２のス
    イッチは前記選択回路の出力データを、前記第３のスイ
    ッチは前記第３のレジスタの出力データを、前記第４の
    スイッチは前記第４のレジスタの出力データを選択し、
    前記第１のスイッチが前記選択回路の出力データを選択
    するときは、前記第２のスイッチは前記第２の入力デー
    タを、前記第３のスイッチは前記第４のレジスタの出力
    データを、前記第４のスイッチは前記第３のレジスタの
    出力データを選択することを特徴とするディジタル信号
    処理装置。
  4. （４）各積和演算器は、アキュムレータから加算器に到
    る経路に選択回路をさらに有し、この選択回路により同
    一積和演算器のアキュムレータの出力データもしくは隣
    接する後段の積和演算器内のアキュムレータの出力デー
    タのどちらか一方が選択されて乗算器の出力データと加
    算され、第３のスイッチを第２の入力データ、第３のレ
    ジスタの出力データ、第４のレジスタの出力データのい
    ずれかを選択する第５のスイッチで置き換え、第４のス
    イッチを最前段の積和演算器のアキュムレータ、第３の
    レジスタ、第４のレジスタの出力データのいずれがを選
    択し出力する第６のスイッチで置き換えたことを特徴と
    する請求項３記載のディジタル信号処理装置。
  5. （５）画像などの２次元のデータの２次元変換を行うデ
    ィジタル信号処理装置において、 請求項１、２、３または４記載のディジタル信号処理装
    置と、 行列の転置操作を行う転置メモリと、 請求項１、２、３または４の第２の入力データと前記転
    置メモリのデータのいずれかを選択する第１のスイッチ
    と、 この第１のスイッチの出力データを請求項１、２、３ま
    たは４記載の前記ディジタル信号処理装置の入力とし、
    請求項１、２、３または４記載の前記ディジタル信号処
    理装置の出力を切り換えて前記転置メモリの入力データ
    または出力とする第２のスイッチとを有することを特徴
    とするディジタル信号処理装置。
  6. （６）画像などの２次元のデータの２次元変換を行うデ
    ィジタル信号処理装置において、 請求項１、２、３または４記載の第２の入力データを入
    力とする請求項１、２、３または４記載の第１のディジ
    タル信号処理装置と、 この第１のディジタル信号処理装置の出力データを入力
    とする行列の転置操作を行う転置メモリと、 この転置メモリの出力データを入力とする請求項１、２
    、３または４記載の第２のディジタル信号処理装置とを
    有することを特徴とするディジタル信号処理装置。
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