JPH02100743A - 電子機器 - Google Patents
電子機器Info
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- JPH02100743A JPH02100743A JP63253351A JP25335188A JPH02100743A JP H02100743 A JPH02100743 A JP H02100743A JP 63253351 A JP63253351 A JP 63253351A JP 25335188 A JP25335188 A JP 25335188A JP H02100743 A JPH02100743 A JP H02100743A
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- Japan
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- power
- storage means
- volatile storage
- turned
- power switch
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、バッテリーによりバックアップされる揮発性
記憶手段を備えた電子機器に関する。
記憶手段を備えた電子機器に関する。
例えば、ＲＡＭなどの揮発性記憶手段を有する電子キャ
ッシュレジスタや一般のコンピュータ機器などに利用で
きる。
ッシュレジスタや一般のコンピュータ機器などに利用で
きる。
［従来の技術］
従来、例えばＲＡＭなどの揮発性記憶手段を有する電子
キャッシュレジスタや一般のコンピュータ機器などでは
、その揮発性記憶手段に記憶されたデータが電源オフ時
に消去されないようにバッテリーでバックアップしてい
る。
キャッシュレジスタや一般のコンピュータ機器などでは
、その揮発性記憶手段に記憶されたデータが電源オフ時
に消去されないようにバッテリーでバックアップしてい
る。
［発明が解決しようとする課題］
ＲＡＭなどの揮発性記憶手段をバッテリーでバックアッ
プさせる方式では、バックアップ期間に限界があり、長
期間のバックアップには不利である。つまり、長期間バ
ッテリーでバックアップさせていると、そのバックアッ
プ中にバッテリーエラー、例えばバッテリーの電圧レベ
ルが基準レベルより低下したり、または、バッテリー未
接触などの問題が生じからである。
プさせる方式では、バックアップ期間に限界があり、長
期間のバックアップには不利である。つまり、長期間バ
ッテリーでバックアップさせていると、そのバックアッ
プ中にバッテリーエラー、例えばバッテリーの電圧レベ
ルが基準レベルより低下したり、または、バッテリー未
接触などの問題が生じからである。
すると、揮発性記憶手段内に保存されているデータが破
壊されてしまう事態を招く。このような事態が生じると
、データの修復作業には、複雑な手順で行わなければな
らないので、多大な時間と労力が必要であった。
壊されてしまう事態を招く。このような事態が生じると
、データの修復作業には、複雑な手順で行わなければな
らないので、多大な時間と労力が必要であった。
ここに、本発明の目的は、このような従来の課題を解決
すべくなされたもので、データを長期間安定して保護す
ることができる電子機器を提供することにある。
すべくなされたもので、データを長期間安定して保護す
ることができる電子機器を提供することにある。
［課題を解決するための手段］
そのため、本発明では、揮発性記憶手段と、この発揮性
記憶手段をバックアップするバックアップバッテリーと
、不揮発性記憶手段と、前記バ・ンクアップバッテリー
、揮発性記憶手段および不揮発性記憶手段に駆動電源を
供給するとともに、電源オフ信号に基つき電源オフする
パワーコントロール手段を有する電源手段と、電源スイ
ッチと、この電源スイッチがオフされたことを検出する
電源スイッチ検出手段と、この電源スインチ検出手段に
よって電源スイッチかオフされたことが検出された際前
記揮発性記憶手段の内容を前記不揮発性記憶手段にセー
ブした後葭記パワーコントロール手段へ電源オフ信号を
出力する手段と、を具備したことを特徴とする。
記憶手段をバックアップするバックアップバッテリーと
、不揮発性記憶手段と、前記バ・ンクアップバッテリー
、揮発性記憶手段および不揮発性記憶手段に駆動電源を
供給するとともに、電源オフ信号に基つき電源オフする
パワーコントロール手段を有する電源手段と、電源スイ
ッチと、この電源スイッチがオフされたことを検出する
電源スイッチ検出手段と、この電源スインチ検出手段に
よって電源スイッチかオフされたことが検出された際前
記揮発性記憶手段の内容を前記不揮発性記憶手段にセー
ブした後葭記パワーコントロール手段へ電源オフ信号を
出力する手段と、を具備したことを特徴とする。
［作 用］
電源スイッチ検出手段によって電源スイッチがオフされ
たことが検出されると、揮発性記憶手段内の内容は不揮
発性記憶手段にセーブされる。この後、パワーコントロ
ール手段へ電源オフ信号が出力され電源がオフされる。
たことが検出されると、揮発性記憶手段内の内容は不揮
発性記憶手段にセーブされる。この後、パワーコントロ
ール手段へ電源オフ信号が出力され電源がオフされる。
従って、電源スイッチがオフされると、揮発性記憶手段
の内容が不揮発性記憶手段にセーブされた後、電源がオ
フされるため、その揮発性記憶手段の内容を長期間安定
して保護することができる。
の内容が不揮発性記憶手段にセーブされた後、電源がオ
フされるため、その揮発性記憶手段の内容を長期間安定
して保護することができる。
［実施例コ
以下、本発明の一実施例を図面に基づいて説明する。
第１図に本実施例のブロック図を示す、同図において、
ＣＰＩＪＩＩには、パスライン１２を通じて、ＤＭＡ
（ダイレクト・メモリ・アクセス）１３、揮発性記憶手
段としてのＲＡＭ （ランダム・アクセス・メモリ）１
４、フロッピーディスクやハードディスクなど不揮発性
記憶手段としての外部記憶装置１５およびＲＯＭ （リ
ード・オンリ・メモリ）１６がそれぞれ接続されている
。
ＣＰＩＪＩＩには、パスライン１２を通じて、ＤＭＡ
（ダイレクト・メモリ・アクセス）１３、揮発性記憶手
段としてのＲＡＭ （ランダム・アクセス・メモリ）１
４、フロッピーディスクやハードディスクなど不揮発性
記憶手段としての外部記憶装置１５およびＲＯＭ （リ
ード・オンリ・メモリ）１６がそれぞれ接続されている
。
ここで、ＲＡＭ１４には、システムプログラムの一部が
記憶されている。従って、ＣＰＵＩＩは、ＲＯＭ１６に
記憶されたプログラムおよびＲＡＭ１４に記憶されたプ
ログラムに従って所定の処理を実行するとともに、第２
図および第３図に示す処理を実行する。なお、第２図お
よび第３図に示す処理については、次の項で詳細に説明
する。
記憶されている。従って、ＣＰＵＩＩは、ＲＯＭ１６に
記憶されたプログラムおよびＲＡＭ１４に記憶されたプ
ログラムに従って所定の処理を実行するとともに、第２
図および第３図に示す処理を実行する。なお、第２図お
よび第３図に示す処理については、次の項で詳細に説明
する。
また、ＲＡＭ１４は、バックアップバッテリーを含んで
構成されたバッテリーバックアップ回路１７によりバッ
クアップされている。バッテリーバックアップ回路１７
には、バッテリーの電圧レベルと基準電圧レベルとを比
較し、バッテリーのｔ庄しベルか基準電圧レベルより低
下したときバッテリーエラー検出信号を前記ＣＰＵＩＩ
へ出力するバッテリーエラー検出回路１８が設けられて
いる。
構成されたバッテリーバックアップ回路１７によりバッ
クアップされている。バッテリーバックアップ回路１７
には、バッテリーの電圧レベルと基準電圧レベルとを比
較し、バッテリーのｔ庄しベルか基準電圧レベルより低
下したときバッテリーエラー検出信号を前記ＣＰＵＩＩ
へ出力するバッテリーエラー検出回路１８が設けられて
いる。
２１は電源手段としての電源回路である。電源回路２１
は、ＡＣ人力をＤＣ５Ｖに変換して前記ｃｐｕｔｔ、Ｄ
ＭＡ１２、ＲＡＭ１．３、外部記憶装置１５、ＲＯＭ１
６およびパップリーバツクアップ回路１７に供給すると
ともに、内部にパワーコントロール回路２２を有する。
は、ＡＣ人力をＤＣ５Ｖに変換して前記ｃｐｕｔｔ、Ｄ
ＭＡ１２、ＲＡＭ１．３、外部記憶装置１５、ＲＯＭ１
６およびパップリーバツクアップ回路１７に供給すると
ともに、内部にパワーコントロール回路２２を有する。
パワーコントロール回路２２は、電源スイッチ２３のオ
ン・オフ状態に基づく電源オン・オフ信号を前記ＣＰ
ＬＪ ］１に出力するとともに、電源スイッチ２３のオ
ン・オフに関係なく電源オン状態を維持し、かつ、ＣＰ
ＵＩＩからの電源オフ信号に基つき電源をオフする。
ン・オフ状態に基づく電源オン・オフ信号を前記ＣＰ
ＬＪ ］１に出力するとともに、電源スイッチ２３のオ
ン・オフに関係なく電源オン状態を維持し、かつ、ＣＰ
ＵＩＩからの電源オフ信号に基つき電源をオフする。
次に、本実施例の作用を第２図および第３図を参照しな
から説明する。
から説明する。
電源オフ時
電源オフ時には、ＣＰＵＩＩは、第２図に示すフローチ
ャートに従って処理を実行する。
ャートに従って処理を実行する。
まず、ステップ（以下、Ｓ′ｒと略す。）１において入
力電圧（電源回路２１の出力電圧）をチエツクした後、
Ｓｒ１へ進み停電かを判断する。ここで、入力電圧が基
準電圧より低下していれば停電と判断し、Ｓ′「５ヘジ
ヤンプし停電処理を行う。
力電圧（電源回路２１の出力電圧）をチエツクした後、
Ｓｒ１へ進み停電かを判断する。ここで、入力電圧が基
準電圧より低下していれば停電と判断し、Ｓ′「５ヘジ
ヤンプし停電処理を行う。
例えば、それまでに実行したプログラム番号などをＲＡ
Ｍ１４に保存する。続いて、Ｓｒ６へ進み電源スイッチ
２３がオフかを判断する。つまり、パワーコントロール
回ｉ？８２２からの電源オン・オフ信号から電源スイッ
チ２３かオフかを判断する。
Ｍ１４に保存する。続いて、Ｓｒ６へ進み電源スイッチ
２３がオフかを判断する。つまり、パワーコントロール
回ｉ？８２２からの電源オン・オフ信号から電源スイッ
チ２３かオフかを判断する。
電源スイッチ２３がオフでなければＳＴＩへ戻り、Ｓ’
ｌ’１ＳＴ２、Ｓ ’ｆ’ ５、Ｓｒ６の処理を繰返す
。
ｌ’１ＳＴ２、Ｓ ’ｆ’ ５、Ｓｒ６の処理を繰返す
。
従って、停電の場合には、電源スイッチ２３がオフされ
るまで停電処理が繰返される。
るまで停電処理が繰返される。
一方、Ｓ Ｔ ２の判断において、停電でなければ、Ｓ
’ｒ３へ進み電源スイッチ２３をチエツクした後、Ｓｒ
４へ進み電源スイッチ２３がオフかを判断する。電源ス
イッチ２３がオフでなければ、通常動作を実行する。従
って、停電でなく、電源スイッチ２３がオンであれば、
通常の処理が実行される。
’ｒ３へ進み電源スイッチ２３をチエツクした後、Ｓｒ
４へ進み電源スイッチ２３がオフかを判断する。電源ス
イッチ２３がオフでなければ、通常動作を実行する。従
って、停電でなく、電源スイッチ２３がオンであれば、
通常の処理が実行される。
さて、Ｓ ’ｆ’ ４の判断において、電源スイッチ２
３がオフであれば、ＳＴ５／＼進み停電処理を行った後
、８１′６へ進み電源スイッチ２３かオフであるかを判
断する。ここで、電源スイッチ２３がオフであれば、Ｓ
’ｒ’ ７へ進みＲＡＭ１４の内容、ここではシステ
ムプログラムのデータを外部記憶装置１５にセーブする
。続いて、Ｓｒ８の判断において、データセーブの実行
が終了したことを条件として、Ｓｒ９へ進み電源オフ信
号をパワーコントロール２２へ出力する。これにより、
パワーコントロール回路２２がオフされる。従って、電
源スイッチ２３がオフされると、ＲＡＭ１４内のデータ
が外部記憶装置１５ヘセーブされた後、電源がオフされ
る。
３がオフであれば、ＳＴ５／＼進み停電処理を行った後
、８１′６へ進み電源スイッチ２３かオフであるかを判
断する。ここで、電源スイッチ２３がオフであれば、Ｓ
’ｒ’ ７へ進みＲＡＭ１４の内容、ここではシステ
ムプログラムのデータを外部記憶装置１５にセーブする
。続いて、Ｓｒ８の判断において、データセーブの実行
が終了したことを条件として、Ｓｒ９へ進み電源オフ信
号をパワーコントロール２２へ出力する。これにより、
パワーコントロール回路２２がオフされる。従って、電
源スイッチ２３がオフされると、ＲＡＭ１４内のデータ
が外部記憶装置１５ヘセーブされた後、電源がオフされ
る。
電源オン時
電源オン時には、ＣＰＵＩＩは、第３図に示すフローチ
ャートに従って処理を実行する。
ャートに従って処理を実行する。
まず、５Ｔ１１においてバッテリーバックアップ回路１
７のバッテリー電圧レベルをチエツクした後、Ｓ’ｌ’
１２へ進みバッテリーエラーかを判断する。ここで、バ
ッテリー電圧レベルが基準電圧レベルより低下していれ
ばバッテリーエラーと判断し、５Ｔ１３へ進み外部記憶
装置１５に保存されているデータ、つまりシステムプロ
グラムをＲＡＭ１４内にロードする。一方、バッテリー
電圧レベルが基準電圧レベルより高ければ、そのまま通
常動作を実行する。従って、電源オン時に、バッテリー
電圧レベルが基準電圧レベルより低下していれば、外部
記憶装置１５からデータがＲＡＭ１４内にロードされる
。
７のバッテリー電圧レベルをチエツクした後、Ｓ’ｌ’
１２へ進みバッテリーエラーかを判断する。ここで、バ
ッテリー電圧レベルが基準電圧レベルより低下していれ
ばバッテリーエラーと判断し、５Ｔ１３へ進み外部記憶
装置１５に保存されているデータ、つまりシステムプロ
グラムをＲＡＭ１４内にロードする。一方、バッテリー
電圧レベルが基準電圧レベルより高ければ、そのまま通
常動作を実行する。従って、電源オン時に、バッテリー
電圧レベルが基準電圧レベルより低下していれば、外部
記憶装置１５からデータがＲＡＭ１４内にロードされる
。
従って、本実施例によれば、電源スイッチ２３がオフさ
れた際、ＲＡＭ１４内のシステムプログラムのデータを
外部記憶装置１５にセーブした後、電源をオフするよう
にしたので、そのシステムプログラムのデータを長期間
安定して保護することができる。
れた際、ＲＡＭ１４内のシステムプログラムのデータを
外部記憶装置１５にセーブした後、電源をオフするよう
にしたので、そのシステムプログラムのデータを長期間
安定して保護することができる。
また、電源がオンされた際、バッテリー電圧レベルをチ
エツクし、バッテリー電圧レベルが基準電圧レベルより
低下していれば、外部記憶装置１５に保存されているデ
ータをＲＡＭ１４ヘロードするようにしたので、バッテ
リー電圧レベルの低下によってＲＡＭ１４内のデータが
破壊されたとしても、ＲＡＭ１４内のデータの修復をき
わめて簡単に行うことができる。
エツクし、バッテリー電圧レベルが基準電圧レベルより
低下していれば、外部記憶装置１５に保存されているデ
ータをＲＡＭ１４ヘロードするようにしたので、バッテ
リー電圧レベルの低下によってＲＡＭ１４内のデータが
破壊されたとしても、ＲＡＭ１４内のデータの修復をき
わめて簡単に行うことができる。
なお、上記実施例では、電源スイッチ２３がオフされた
時にＲＡＭ１４内に記憶されたシステムプログラムのデ
ータを外部記憶装置１５ヘセーブし、また、電源オン時
にバッテリーエラーが検出された際外部記憶装置１５か
らシステムプログラムのデータをＲＡＭ１４ヘロードす
るようにしたが、セーブまたはロードするデータとして
はこれに限られるものではない。
時にＲＡＭ１４内に記憶されたシステムプログラムのデ
ータを外部記憶装置１５ヘセーブし、また、電源オン時
にバッテリーエラーが検出された際外部記憶装置１５か
らシステムプログラムのデータをＲＡＭ１４ヘロードす
るようにしたが、セーブまたはロードするデータとして
はこれに限られるものではない。
例えば、電子キャッシュレジスタやＰＯ８端末に適用し
た場合には、ＲＡＭ内のＰＬＵテーブル（プライス・ル
ック・アップ・テーブル）の内容、つまり各商品ごとに
予め設定された品名、単価、部門データを外部記憶装置
１５ヘセーブし、またはこれらのデータを外部記憶装置
１５からＲＡＭ１４にロードするようにしてもよい。
た場合には、ＲＡＭ内のＰＬＵテーブル（プライス・ル
ック・アップ・テーブル）の内容、つまり各商品ごとに
予め設定された品名、単価、部門データを外部記憶装置
１５ヘセーブし、またはこれらのデータを外部記憶装置
１５からＲＡＭ１４にロードするようにしてもよい。
また、」二記実施例では、電源スイッチ検出手段と、電
源スイッチ２３がオフされたことか検出された際ＲＡＭ
１４のデータを外部記憶装置１５ヘセーブした後にパワ
ーコントロール回路２２に電源オフ信号を出力する手段
とをｃｐｕｉｉで実行するようにしたが、それぞれ別個
に構成するようにしてもよい。さらに、データのセーブ
およびロードもＣＰＵＩＩが実行するようにしなか、Ｄ
ＭＡ１３で行うようにしてもよい。
源スイッチ２３がオフされたことか検出された際ＲＡＭ
１４のデータを外部記憶装置１５ヘセーブした後にパワ
ーコントロール回路２２に電源オフ信号を出力する手段
とをｃｐｕｉｉで実行するようにしたが、それぞれ別個
に構成するようにしてもよい。さらに、データのセーブ
およびロードもＣＰＵＩＩが実行するようにしなか、Ｄ
ＭＡ１３で行うようにしてもよい。
なお、本発明は、上記説明で例示した電子ギャッシュレ
ジスタやＰＯ８端末に限られるものでなく、バッテリー
でバックアップされる揮発性記憶手段を有する電子機器
一般に適用することかできる。
ジスタやＰＯ８端末に限られるものでなく、バッテリー
でバックアップされる揮発性記憶手段を有する電子機器
一般に適用することかできる。
［発明の効果］
以上の通り、本発明によれば、電源スイッチかオフされ
た際、揮発性記憶手段の内容を不揮発性記憶手段にセー
ブした後、電源をオフするようにしたので、データを長
期間安定して保護することかできる。
た際、揮発性記憶手段の内容を不揮発性記憶手段にセー
ブした後、電源をオフするようにしたので、データを長
期間安定して保護することかできる。
第１図は本発明の一実施例を示すブロック図、第２図は
電源オフ時のフローチャート、第３図は電源オン時のフ
ローチャートである。 １１・・・ＣＰ ＬＪ、 １４・・・ＲＡＭ （揮発性記憶手段）、１５・・・外
部記憶装置（不揮発性記憶手段）、１７・・・パンテリ
ーバッファラグ回路、２１・・・電源回路（電ａ手段）
、 ２２・・・パワーコントロール回路、 （パワーコントロール手段） ２３・・・電源スイッチ。
電源オフ時のフローチャート、第３図は電源オン時のフ
ローチャートである。 １１・・・ＣＰ ＬＪ、 １４・・・ＲＡＭ （揮発性記憶手段）、１５・・・外
部記憶装置（不揮発性記憶手段）、１７・・・パンテリ
ーバッファラグ回路、２１・・・電源回路（電ａ手段）
、 ２２・・・パワーコントロール回路、 （パワーコントロール手段） ２３・・・電源スイッチ。
Claims (1)
- （１）揮発性記憶手段と、 この発揮性記憶手段をバックアップするバックアップバ
ッテリーと、 不揮発性記憶手段と、 前記バックアップバッテリー、揮発性記憶手段および不
揮発性記憶手段に駆動電源を供給するとともに、電源オ
フ信号に基づき電源オフするパワーコントロール手段を
有する電源手段と、 電源スイッチと、 この電源スイッチがオフされたことを検出する電源スイ
ッチ検出手段と、 この電源スイッチ検出手段によって電源スイッチがオフ
されたことが検出された際前記揮発性記憶手段の内容を
前記不揮発性記憶手段にセーブした後前記パワーコント
ロール手段へ電源オフ信号を出力する手段と、 を具備したことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253351A JPH02100743A (ja) | 1988-10-07 | 1988-10-07 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253351A JPH02100743A (ja) | 1988-10-07 | 1988-10-07 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100743A true JPH02100743A (ja) | 1990-04-12 |
Family
ID=17250123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63253351A Pending JPH02100743A (ja) | 1988-10-07 | 1988-10-07 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100743A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0481955A (ja) * | 1990-07-25 | 1992-03-16 | Tokyo Electric Co Ltd | 電子機器のデータ保護装置 |
| US6138059A (en) * | 1998-03-10 | 2000-10-24 | Denso Corporation | Vehicle control system and unit for preventing power supply cutoff during re-programming mode |
| US6182004B1 (en) | 1998-07-03 | 2001-01-30 | Denso Corporation | Apparatus and method for controlling electric power supply in nonvolatile memory rewriting operation |
| US7385845B2 (en) * | 2002-02-08 | 2008-06-10 | Sony Corporation | Composite storage circuit and semiconductor device having the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60110058A (ja) * | 1983-11-21 | 1985-06-15 | Hitachi Ltd | メモリ・バツクアツプ方式 |
| JPS6371721A (ja) * | 1986-09-13 | 1988-04-01 | Fujitsu Ltd | Ｒａｍデイスクの運用方式 |
-
1988
- 1988-10-07 JP JP63253351A patent/JPH02100743A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60110058A (ja) * | 1983-11-21 | 1985-06-15 | Hitachi Ltd | メモリ・バツクアツプ方式 |
| JPS6371721A (ja) * | 1986-09-13 | 1988-04-01 | Fujitsu Ltd | Ｒａｍデイスクの運用方式 |
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| US6138059A (en) * | 1998-03-10 | 2000-10-24 | Denso Corporation | Vehicle control system and unit for preventing power supply cutoff during re-programming mode |
| US6182004B1 (en) | 1998-07-03 | 2001-01-30 | Denso Corporation | Apparatus and method for controlling electric power supply in nonvolatile memory rewriting operation |
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