JPS6049450A - バックアップメモリの検査方式 - Google Patents
バックアップメモリの検査方式Info
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- JPS6049450A JPS6049450A JP58157164A JP15716483A JPS6049450A JP S6049450 A JPS6049450 A JP S6049450A JP 58157164 A JP58157164 A JP 58157164A JP 15716483 A JP15716483 A JP 15716483A JP S6049450 A JPS6049450 A JP S6049450A
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- address
- memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- General Physics & Mathematics (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、比較的簡単なマイクロコンピュータシステ
ム等で用いられるバッテリーバックアップされたメモリ
内のデータの有効性を検査する方式に関する。
ム等で用いられるバッテリーバックアップされたメモリ
内のデータの有効性を検査する方式に関する。
マイクロコンビ二一夕等のシステムにおいて、必要なデ
ータの格納領域用のメモリには、読み出しと書き込みと
を自由に行なえるメモリが用いられる。このようなメモ
リの代表例としてＲＡＭと称される半導体ＩＣメモリが
知られている。このＲＡ Ｍは、電源が遮断されると内
部に記憶されていたデータが消失するという特性を有す
る。もちろん、現在では不揮発性Ｒ，ＡＭも知られてい
るが、この不揮発性ＲＡＭは小容量であり、書き込み回
数に制限があり、かつ、高価であるから用途が限定され
ており、ここでは考えないことにする。
ータの格納領域用のメモリには、読み出しと書き込みと
を自由に行なえるメモリが用いられる。このようなメモ
リの代表例としてＲＡＭと称される半導体ＩＣメモリが
知られている。このＲＡ Ｍは、電源が遮断されると内
部に記憶されていたデータが消失するという特性を有す
る。もちろん、現在では不揮発性Ｒ，ＡＭも知られてい
るが、この不揮発性ＲＡＭは小容量であり、書き込み回
数に制限があり、かつ、高価であるから用途が限定され
ており、ここでは考えないことにする。
そこで、上記のようなＲ，Ａ Ｍを用いたマイクロコン
ビーータ等のシステムにおいては、電源断からＹｌ旧し
た後にシステムが正常に動作するように、以下の２方式
を探っていた。
ビーータ等のシステムにおいては、電源断からＹｌ旧し
た後にシステムが正常に動作するように、以下の２方式
を探っていた。
第１にｌ：、ＲＡＭに対してデータを与える装置−通常
ハ、ホストコンピー−ターから、電源再投入時に再書き
込みを行なうものである。第２は、ＲＡＭのためのバッ
テリーを用いて電源断時のバッテリーバックアップを行
ｌようものである。
ハ、ホストコンピー−ターから、電源再投入時に再書き
込みを行なうものである。第２は、ＲＡＭのためのバッ
テリーを用いて電源断時のバッテリーバックアップを行
ｌようものである。
しかし、前者の方式によると、ホストコンピュータ等は
、データ送出後も端末の状態を監視しなければならず、
ホストコンピュータ等の負荷が増大する欠点があった。
、データ送出後も端末の状態を監視しなければならず、
ホストコンピュータ等の負荷が増大する欠点があった。
後者の方式では、ホストコンビーータ等の負荷は増大し
ないが、バックアップ電源により保持されていたデータ
が正しいか否かを電源再投入後に確認する必要があった
。即ち、バックアップ電源の容量と電源断の時間との関
係によっては、ＲＡＭ内のデータが正しく保持されない
場合があるからである。この確認を行７χうため、書き
込みデータの各ワード全てにパリティ−ピットを付加し
、電源再投入後にパリティ−チェックを行なっていた。
ないが、バックアップ電源により保持されていたデータ
が正しいか否かを電源再投入後に確認する必要があった
。即ち、バックアップ電源の容量と電源断の時間との関
係によっては、ＲＡＭ内のデータが正しく保持されない
場合があるからである。この確認を行７χうため、書き
込みデータの各ワード全てにパリティ−ピットを付加し
、電源再投入後にパリティ−チェックを行なっていた。
しかし、この手法によると、例えばデータにワーｒ単位
でメモリティービットを１ビツト付加する必要があり、
このパリティ−ビットのためにデータが１ビツト圧迫さ
れたυ、１ビット余分なデータ領域を持たねばならなか
った。
でメモリティービットを１ビツト付加する必要があり、
このパリティ−ビットのためにデータが１ビツト圧迫さ
れたυ、１ビット余分なデータ領域を持たねばならなか
った。
更に、比較的簡単なマイクロコンビーータ等に、ノぞリ
テイービットを発生させるためのパリティ−ジェネレー
タ等を付加することは、バーｒウェアが増大し、コスト
高となる欠点があった。
テイービットを発生させるためのパリティ−ジェネレー
タ等を付加することは、バーｒウェアが増大し、コスト
高となる欠点があった。
本発明は、以上述べたような従来方式の欠点に鑑みなさ
れたもので、その目的は、上記第２の方式を採用してホ
ストコンビーータ等の負荷の増大をおさえながら、簡単
な構成によってデータの有効性を検査可能な検査方式を
提供することである。
れたもので、その目的は、上記第２の方式を採用してホ
ストコンビーータ等の負荷の増大をおさえながら、簡単
な構成によってデータの有効性を検査可能な検査方式を
提供することである。
そこで、本発明では、読み出し書き込み可能であるとと
もに電源断時にバッテリーパックアンプされるメモリと
、このメモリの所定のｔｚ ？Ｅのアドレスのデータが
相互に特定の関係を有するようにデータを書き込む書込
手段と、電源再投入後に上記所定の複数のアドレスに格
納されているデータを：”ＪＧみ出し、これらのデータ
に基づいてこれらのデータが有効であるか否かを判定す
る判定手段とを有し、この判定手段による利足結果に基
づいて上記メモリ内の全データの有効性ケ判別するよう
にして、上記目的を達成した。
もに電源断時にバッテリーパックアンプされるメモリと
、このメモリの所定のｔｚ ？Ｅのアドレスのデータが
相互に特定の関係を有するようにデータを書き込む書込
手段と、電源再投入後に上記所定の複数のアドレスに格
納されているデータを：”ＪＧみ出し、これらのデータ
に基づいてこれらのデータが有効であるか否かを判定す
る判定手段とを有し、この判定手段による利足結果に基
づいて上記メモリ内の全データの有効性ケ判別するよう
にして、上記目的を達成した。
以下し１面を参照して本発明の詳細な説明する。
第１図は、本発明の方式を採用したプリンタの制御系の
ゾロツク図である。同図において、１はホストコンビ二
一タ、紙テープリーダ等のよウニデータを転送する装Ｅ
ｔを示し、以下ではホストコンピュータで代表スる。２
け入力インタフェースを示し、パス１０に接続されて、
ホストコンピュータ１から転送されたデータを受け入れ
る。３はマイクロプロセッサを示し、パス１０にＦ １
７５されている各部を制御するものである。パス１０に
は、マイクロプロセッサ３が用いる制御用プログラムが
格納された几ＯＭ４及び、几ＡＭ５１６が接続されてい
る。ＲＡＭ５．６はバッテリー７によりノ９ツクアツゾ
され、ＲＡＭ５．６内のデータが、電源断時においても
所定時間保持され得る。更に、ノマス１０には、出力イ
ンタフェース８がＪ及続され、この出力インタフェース
８にはプリンタ９が接続されている。
ゾロツク図である。同図において、１はホストコンビ二
一タ、紙テープリーダ等のよウニデータを転送する装Ｅ
ｔを示し、以下ではホストコンピュータで代表スる。２
け入力インタフェースを示し、パス１０に接続されて、
ホストコンピュータ１から転送されたデータを受け入れ
る。３はマイクロプロセッサを示し、パス１０にＦ １
７５されている各部を制御するものである。パス１０に
は、マイクロプロセッサ３が用いる制御用プログラムが
格納された几ＯＭ４及び、几ＡＭ５１６が接続されてい
る。ＲＡＭ５．６はバッテリー７によりノ９ツクアツゾ
され、ＲＡＭ５．６内のデータが、電源断時においても
所定時間保持され得る。更に、ノマス１０には、出力イ
ンタフェース８がＪ及続され、この出力インタフェース
８にはプリンタ９が接続されている。
このようなシステムにおいて、ホストコンピュータｌか
らデータが転送されて入力インタフェース２へ至ると、
マイクロプロセッサ３ＨＲＯＭ４内の制御用プログラム
に基づいて、入力インタフェース２からデータを受け取
りノ々ス１０を介して几ＡＭ６へ格納する。この例でｌ
ｄ、几ＡＭ６＃−ｔデータバッファとして使用され、Ｉ
ｌ、ＡＭ５けワーキングレジスタとして使用されるもの
とする。マイクロプロセッサ３は、ルコーＰ終了の旨の
データを受け取るか、ＲＡＭ６がデータで）１４たされ
たことを検出すると、入力インタフェース２へ入力禁止
を通知し、出力インタフェース８ヘデータ出力の開始を
通知し、Ｒ，ＡＭ６からデータを読み出してパス１０ヲ
介して出力インタフェース８ヘデータを転送する。プリ
ンタ９は、出力インタフェース８からデータを受け取り
、このデータに基づくプリント動作を行なう。
らデータが転送されて入力インタフェース２へ至ると、
マイクロプロセッサ３ＨＲＯＭ４内の制御用プログラム
に基づいて、入力インタフェース２からデータを受け取
りノ々ス１０を介して几ＡＭ６へ格納する。この例でｌ
ｄ、几ＡＭ６＃−ｔデータバッファとして使用され、Ｉ
ｌ、ＡＭ５けワーキングレジスタとして使用されるもの
とする。マイクロプロセッサ３は、ルコーＰ終了の旨の
データを受け取るか、ＲＡＭ６がデータで）１４たされ
たことを検出すると、入力インタフェース２へ入力禁止
を通知し、出力インタフェース８ヘデータ出力の開始を
通知し、Ｒ，ＡＭ６からデータを読み出してパス１０ヲ
介して出力インタフェース８ヘデータを転送する。プリ
ンタ９は、出力インタフェース８からデータを受け取り
、このデータに基づくプリント動作を行なう。
このようなマイクロプロセッサ３ｕ、ＲＯＭｄ内の制ｆ
１１用ゾログラムに基づいて、バックアップメモリの検
査機能を有し、第２図のような機能部から成るものであ
る。同図において、２１Ｆｉ書込手段を示し、この書込
手Ｉ２２１はＲＡＭ５．６内の所定アドレスの咳のアド
レスにデータを書き込むものである。ここで、全メモリ
領域を図示すると第３図のようであるとする。つまり、
アドレス“００００”からアドレス“０ＦＦＦ”までが
ＲＯＭ４に。
１１用ゾログラムに基づいて、バックアップメモリの検
査機能を有し、第２図のような機能部から成るものであ
る。同図において、２１Ｆｉ書込手段を示し、この書込
手Ｉ２２１はＲＡＭ５．６内の所定アドレスの咳のアド
レスにデータを書き込むものである。ここで、全メモリ
領域を図示すると第３図のようであるとする。つまり、
アドレス“００００”からアドレス“０ＦＦＦ”までが
ＲＯＭ４に。
よる制御用プログラムエリアで、アドレス“１ｏｏｏ”
以降アドレス“ＩＰＦＦ”までがＲＡＭ５によるワーキ
ングメモリエリアで、アドレス“２０００”以降アドレ
ス“ＦＦＦＦ″までがＲＡ Ｍ ６によるデータ／マッ
ファエリアである。寸た、１％ＡＭ５は１個のＩＣであ
るＩＣＩからなり、ＲＡＭ６は３個のＩＣである■Ｃ■
〜工Ｃ１ｖからなる。ここで、上記所定アドレスとはア
ドレス”１０００”であり、隅のアドレスとにアドレス
“１００１”である。
以降アドレス“ＩＰＦＦ”までがＲＡＭ５によるワーキ
ングメモリエリアで、アドレス“２０００”以降アドレ
ス“ＦＦＦＦ″までがＲＡ Ｍ ６によるデータ／マッ
ファエリアである。寸た、１％ＡＭ５は１個のＩＣであ
るＩＣＩからなり、ＲＡＭ６は３個のＩＣである■Ｃ■
〜工Ｃ１ｖからなる。ここで、上記所定アドレスとはア
ドレス”１０００”であり、隅のアドレスとにアドレス
“１００１”である。
更に、書き込まれるデータは、隣接する２つのアドレス
に人為的に褐き込咬れだとしか考えられぬ２のデータで
あれば良い。例えば、アドレス” １０００”Ｋ８ ビ
ｙ ） （ＲＡＭ５．６の１７ＹＶスが８ビツトとする
）のあるデータが書き透通れている場合、隣のアドレス
“１００１”には上記データとコンブリメントなデータ
を書き込む。また、７Ｙ’Ｌｉス” １００１’ にｕ
、７ＰＬ／ス“１０００”ＩＣ書き込まれたデータを右
（または、左）ヘローテエイトしたデータを書き込むよ
うにしても良い。
に人為的に褐き込咬れだとしか考えられぬ２のデータで
あれば良い。例えば、アドレス” １０００”Ｋ８ ビ
ｙ ） （ＲＡＭ５．６の１７ＹＶスが８ビツトとする
）のあるデータが書き透通れている場合、隣のアドレス
“１００１”には上記データとコンブリメントなデータ
を書き込む。また、７Ｙ’Ｌｉス” １００１’ にｕ
、７ＰＬ／ス“１０００”ＩＣ書き込まれたデータを右
（または、左）ヘローテエイトしたデータを書き込むよ
うにしても良い。
本実施例では、防接する２つのアドレスのデータが互い
にコンブリメントなデータとなるように書き込むものと
する。ここで、所定の複数のアドレスを隠棲する２つの
アドレスとするのは次の理由による。一般に、メモリの
空間的配置とアドレス配置はほぼ対応している。電源が
遮断することにより変更されるデータは、空間的に離れ
れば離れるほど互いに異なるものとなる確率が高くなる
。
にコンブリメントなデータとなるように書き込むものと
する。ここで、所定の複数のアドレスを隠棲する２つの
アドレスとするのは次の理由による。一般に、メモリの
空間的配置とアドレス配置はほぼ対応している。電源が
遮断することにより変更されるデータは、空間的に離れ
れば離れるほど互いに異なるものとなる確率が高くなる
。
したがって、離散したアドレスであると、電源が遮断し
てデータが変化したにもかかわらず、依然として特定の
関係を有するような異なるデータであることが少しでは
あるがあり得る。これに対し、防接するアドレスであれ
ば、はとんど同じデータに変化することとなり、予め与
えた特定の関係を保持するＳ率は、離散したアドレスの
場合に比し、さらに小さいものとなる。これが上記理由
である。
てデータが変化したにもかかわらず、依然として特定の
関係を有するような異なるデータであることが少しでは
あるがあり得る。これに対し、防接するアドレスであれ
ば、はとんど同じデータに変化することとなり、予め与
えた特定の関係を保持するＳ率は、離散したアドレスの
場合に比し、さらに小さいものとなる。これが上記理由
である。
また、書込手段２１が書き込みを行なう時期は、当初の
電源投入時及び、電源再投−人時であってデータの有効
性がないと判定されたときとする。２２は判定手段を示
し、この実施例では、電源投入判断部２３．読取部２４
．レジスタＡ、レジスタＢ、比較部２５からなる。電源
投入判断部２３は、電源２６の電圧がＯから所定電圧と
なったとき、電源投入パルス２７を読取部為へ出力する
。読取部２４は、アドレス’ １０００”、”１００１
”を記憶しておいて、電源投入ノξルス２７を受けると
アドレス“１０００”のデータを読み出しレジスタＡへ
格納し、更にアドレス“１００１″のデータを読み出し
反転してレジスタＢへ格納する。比較部部はレジスタＡ
、Ｈのデータを取り込み、これらが一致するか否か比較
し、判定出力２８を出力する。判定出力２８が、一致し
たことを示すときには、■ＡＭ５．６のデータが全て有
効であるとして、マイクロプロセラｖ３は、メインプロ
グラムの処理を行なう。また、判定出力路が、一致しな
かったことを示すときには、読取部Ｕは判定出力路を受
けてアドレス” １０００’のデータを読み出し反転し
てレジスタＢへ格納する。このとき、判定出力２８を受
けていた書込手段２１は、レジスタＢにデータが格納さ
れるのを待って、格納されたデータをアドレス“１００
工”へ格納する。この処理を終ると、マイクロプロセ；
・ザ３は、フラグ類を初期化して、イニシャルスタート
の動作を行なう。
電源投入時及び、電源再投−人時であってデータの有効
性がないと判定されたときとする。２２は判定手段を示
し、この実施例では、電源投入判断部２３．読取部２４
．レジスタＡ、レジスタＢ、比較部２５からなる。電源
投入判断部２３は、電源２６の電圧がＯから所定電圧と
なったとき、電源投入パルス２７を読取部為へ出力する
。読取部２４は、アドレス’ １０００”、”１００１
”を記憶しておいて、電源投入ノξルス２７を受けると
アドレス“１０００”のデータを読み出しレジスタＡへ
格納し、更にアドレス“１００１″のデータを読み出し
反転してレジスタＢへ格納する。比較部部はレジスタＡ
、Ｈのデータを取り込み、これらが一致するか否か比較
し、判定出力２８を出力する。判定出力２８が、一致し
たことを示すときには、■ＡＭ５．６のデータが全て有
効であるとして、マイクロプロセラｖ３は、メインプロ
グラムの処理を行なう。また、判定出力路が、一致しな
かったことを示すときには、読取部Ｕは判定出力路を受
けてアドレス” １０００’のデータを読み出し反転し
てレジスタＢへ格納する。このとき、判定出力２８を受
けていた書込手段２１は、レジスタＢにデータが格納さ
れるのを待って、格納されたデータをアドレス“１００
工”へ格納する。この処理を終ると、マイクロプロセ；
・ザ３は、フラグ類を初期化して、イニシャルスタート
の動作を行なう。
第４図は、上記の検査をマイクロプロセッサ３で行なう
場合のプログラムのフローチャートである。同図に示さ
れるように、電源投入されたことをマイクロプロセッサ
３が検出すると、ＲＡＭ５のアドレス“１０００”のデ
ータを読みレジスタＡヘスドアし、ＲＡＭ５のアドレス
“１００１”ノデータを読み反転してレジスタＢにスト
アする。次に、マイクロプロセッサ３は、レジスタＡと
レジスタＢとのデータが静しいか合力）判断し、停しい
ときには、ｌ′ＬＡＭ５，６の全データが有効であると
して、メインブロク゛ラムの実行へ進む。また、レジス
タＡとレジスタＢとのデータが等しくないときには、Ｉ
ＬＡＭ５のアドレス“１０００”のデータを読み出し、
これを反転した後、Ｔ（、ＡＭ５のアドレス“１００１
”へ格納する。そして、フラグ類を初期化してイニシャ
ルスタートの動作を実行する。
場合のプログラムのフローチャートである。同図に示さ
れるように、電源投入されたことをマイクロプロセッサ
３が検出すると、ＲＡＭ５のアドレス“１０００”のデ
ータを読みレジスタＡヘスドアし、ＲＡＭ５のアドレス
“１００１”ノデータを読み反転してレジスタＢにスト
アする。次に、マイクロプロセッサ３は、レジスタＡと
レジスタＢとのデータが静しいか合力）判断し、停しい
ときには、ｌ′ＬＡＭ５，６の全データが有効であると
して、メインブロク゛ラムの実行へ進む。また、レジス
タＡとレジスタＢとのデータが等しくないときには、Ｉ
ＬＡＭ５のアドレス“１０００”のデータを読み出し、
これを反転した後、Ｔ（、ＡＭ５のアドレス“１００１
”へ格納する。そして、フラグ類を初期化してイニシャ
ルスタートの動作を実行する。
従って、第１図のシステムでプリンタ９の動作途中に電
源断となり、その後電池再投入によって上記検査が行な
われ、比較結呆が一致すれば、続けてＲＡＭ６のデータ
がプリンタ９へ力えられる。
源断となり、その後電池再投入によって上記検査が行な
われ、比較結呆が一致すれば、続けてＲＡＭ６のデータ
がプリンタ９へ力えられる。
また、一致せぬときには、マイクロプロセッサ３は初め
から動作を開始し直すことになる。
から動作を開始し直すことになる。
第５図は、他の実施例を説明するためのフローチャート
である。この実施例は、検査のためのデータを格納して
おくアドレスの組を複数組とし、全てのアドレスの組に
おいて、格納され１いるデータが互いにコンブリメント
なときのみ、ＲＡＭ内の全データが有効であると判定す
るようにしたものである。これによって、検査の箇所が
複数ｆＭ所となるから、有効性の判定の信頼度が増加す
るものである。
である。この実施例は、検査のためのデータを格納して
おくアドレスの組を複数組とし、全てのアドレスの組に
おいて、格納され１いるデータが互いにコンブリメント
なときのみ、ＲＡＭ内の全データが有効であると判定す
るようにしたものである。これによって、検査の箇所が
複数ｆＭ所となるから、有効性の判定の信頼度が増加す
るものである。
ｚ１４６図は、第５旧にて説明した実施例により検３１
ｆると好適なメモリのメモリマツプを示す。即ち、ＲＯ
Ｍ４及び、ワーキンダレジスタエ１）７トなっている′
ｆＬＡＭ５の構成は、第３図に示したものと同様である
が、データバッファエリアが、ＢＵＦ■〜ＢＵＦＯのよ
うに複数あり、しかも、それらを構成するＩＣが工Ｃ■
〜ＩＣ■のように複数ある例を示す。
ｆると好適なメモリのメモリマツプを示す。即ち、ＲＯ
Ｍ４及び、ワーキンダレジスタエ１）７トなっている′
ｆＬＡＭ５の構成は、第３図に示したものと同様である
が、データバッファエリアが、ＢＵＦ■〜ＢＵＦＯのよ
うに複数あり、しかも、それらを構成するＩＣが工Ｃ■
〜ＩＣ■のように複数ある例を示す。
このような場合には、検査のためのデータを格納してお
くアドレスの組を複数−この実施例では、５組−として
、ワーキングレジスタエリア、データノ々ツファエリア
全てにおいて検査を行なうようにすると、より信頼性が
増加する。更に、同図のように、データを格納しておく
アドレスの組を、Ａｒｊｎ、ｘ 、 ＡＤｎｘ ＋ １
、 ＡＤＲ２，ＡＤＲ２’＋ １ 、・・・。
くアドレスの組を複数−この実施例では、５組−として
、ワーキングレジスタエリア、データノ々ツファエリア
全てにおいて検査を行なうようにすると、より信頼性が
増加する。更に、同図のように、データを格納しておく
アドレスの組を、Ａｒｊｎ、ｘ 、 ＡＤｎｘ ＋ １
、 ＡＤＲ２，ＡＤＲ２’＋ １ 、・・・。
ＡＩ）Ｒ，５，ＡＤＲ５＋１で示すように、異なるＩＣ
テツゾのアドレスに配置することにより、更に信頼性の
高い検査を行なうことができる。
テツゾのアドレスに配置することにより、更に信頼性の
高い検査を行なうことができる。
尚、実施例では、防接するアドレスにコンブリメントな
２つのデータが存在することは、人為的以外にあり得な
いとして、一方のアドレスのデータを反転して他方のア
ドレスへ格納したが、よシ信頼度を高めるためには、予
め所定のデータ（例えば、１０１０１０１０等）を用意
して一方のアドレスへ格納し、他方のアドレスにはこれ
を反転して格納するようにしても良い。才た、検査用の
デー゛りの格納アドレスは、通常のデータを格納するた
めに用いないものとする。
２つのデータが存在することは、人為的以外にあり得な
いとして、一方のアドレスのデータを反転して他方のア
ドレスへ格納したが、よシ信頼度を高めるためには、予
め所定のデータ（例えば、１０１０１０１０等）を用意
して一方のアドレスへ格納し、他方のアドレスにはこれ
を反転して格納するようにしても良い。才た、検査用の
デー゛りの格納アドレスは、通常のデータを格納するた
めに用いないものとする。
以上説明したように本発明によれば、一応の／？ツテリ
ーパックアップによってメモリ内のデータを保持するの
で、ホストコンビーータ等の負荷を大きくすることはな
い。更に、パリティジェネレータのようなバーｒ構成は
不要で簡単である。また、ノクリテイチェック方式に比
べ、検査のために使用できぬデータエリアの割合を少な
くでき便利である。また、ノぞリティチェック方式で（
よ、２ピイトエラーに対処しにくいが、本方式では、そ
のような制限がなく、比較的信頼性が高い。
ーパックアップによってメモリ内のデータを保持するの
で、ホストコンビーータ等の負荷を大きくすることはな
い。更に、パリティジェネレータのようなバーｒ構成は
不要で簡単である。また、ノクリテイチェック方式に比
べ、検査のために使用できぬデータエリアの割合を少な
くでき便利である。また、ノぞリティチェック方式で（
よ、２ピイトエラーに対処しにくいが、本方式では、そ
のような制限がなく、比較的信頼性が高い。
従って、コンデンサ等の小容量のノマッテリーでバック
アップしているシステムには、経済的であり信頼性がお
けるから特に好適でおる。また、オペレータ不在時に生
じた電源断の対策として効果的である。
アップしているシステムには、経済的であり信頼性がお
けるから特に好適でおる。また、オペレータ不在時に生
じた電源断の対策として効果的である。
第１図は本発明の方式を採用したプリンタの制。
御系のブロック図、第２し１は本発明の方式の実施例の
ブロック図、第３図は本発明により検査されるメモリの
メモリマツプを示す図、第４図は本発明の方式の一実施
例を説明するためのフローチャートを示す図、第５図は
本発明の方式の他の実施例を説明するためのフローチャ
ートを示す図、第６図は第５図の実施例により検査され
るメモリのメモリマツプを示す図である。 ４・・・ＲＣ）Ｍ５，６・・−ＲＡＭ ７・・・バッテ
リー２１・・・書込手段 ２２・・・判定手段 ２３・
・・電源投入判断部 ２４・・・読取部 ２５・・・比
較部代理人 弁理士 則 近 憲 佑 （ほか１名） 第１図 第２図 第４図 第５図
ブロック図、第３図は本発明により検査されるメモリの
メモリマツプを示す図、第４図は本発明の方式の一実施
例を説明するためのフローチャートを示す図、第５図は
本発明の方式の他の実施例を説明するためのフローチャ
ートを示す図、第６図は第５図の実施例により検査され
るメモリのメモリマツプを示す図である。 ４・・・ＲＣ）Ｍ５，６・・−ＲＡＭ ７・・・バッテ
リー２１・・・書込手段 ２２・・・判定手段 ２３・
・・電源投入判断部 ２４・・・読取部 ２５・・・比
較部代理人 弁理士 則 近 憲 佑 （ほか１名） 第１図 第２図 第４図 第５図
Claims (3)
- （１） 読み出し書き込み可能であるとともに電源断時
にバッテリーバックアップされるメモリと、該メモリの
所定の複数のアドレスのデータが相互に特定の関係を有
するようにデータを書き込む書込手段と、電源再投入後
に前記所定の複数のアドレスに格納されているデータを
読み出し、これらのデータに基づいて該データが有効で
あるか否かを判定する判定手段とを有し、該判定手段に
よる判定結果に基づいて前記メモリ内の全データの有効
性を判別することを特徴とするバックアップメモリの検
査方式。 - （２） 書込手段は、所定アドレスとその隣のアドレス
とのデータが相互にコンブリメントなデータとなるよう
に書き込み、判定手段は読み出したデータの一方を反転
して他方のデータと一致するか否か比較することにより
データが有効であるか否か判定することを特徴とする特
許請求の範囲第（１）項記載のバックアップメモリの検
査方式。 - （３） 書込手段は、複数の所定アドレスとその開のア
ドレスとの少なくとも一方にデータを書き込み、判定手
段は、前記複截の所定アドレスとその岡のアドレスとに
書き込まれたデータを読み出して、防接するアドレスか
ら読み出されたデータの組についてデータが有効である
か否か判定することを特徴とする特許請求の範囲第（１
）項または第（２）項記載のバックアップメモリの検査
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157164A JPS6049450A (ja) | 1983-08-30 | 1983-08-30 | バックアップメモリの検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157164A JPS6049450A (ja) | 1983-08-30 | 1983-08-30 | バックアップメモリの検査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6049450A true JPS6049450A (ja) | 1985-03-18 |
Family
ID=15643584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157164A Pending JPS6049450A (ja) | 1983-08-30 | 1983-08-30 | バックアップメモリの検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326748A (ja) * | 1986-07-21 | 1988-02-04 | Toyo Electric Mfg Co Ltd | メモリの異常判別方法 |
| JPH0281150A (ja) * | 1988-09-16 | 1990-03-22 | Nippon Denso Co Ltd | バックアップメモリのデータ保護方法 |
-
1983
- 1983-08-30 JP JP58157164A patent/JPS6049450A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326748A (ja) * | 1986-07-21 | 1988-02-04 | Toyo Electric Mfg Co Ltd | メモリの異常判別方法 |
| JPH0281150A (ja) * | 1988-09-16 | 1990-03-22 | Nippon Denso Co Ltd | バックアップメモリのデータ保護方法 |
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