JPH02101680A - 光ディスク装置のセクタマーク検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は円盤状記録媒体としての光ディスクの各トラッ
クに形成された複数のセクタの■■始点を検出する光デ
ィスク装置のセクタマーク検出装置に関する。

［従来の技術］ 光学的記録再生装置においては円盤状記録媒体が広く用
いられる。

上記円盤状記録媒体（以下光ディスクと記す。）を用い
た記録再生装置（以下光ディスク装置と記す。）におい
ては、情報データは光ディスクの同心円状又はスパイラ
ル状のトラックに沿って記録される。この場合、各トラ
ックは、多数分割して形成したセクタがデータ処理単位
として用いられる。

即ち、光ディスクに情報を記録又は再生する場合、ラン
ダムアクセスとかリード／ライＩ−の制御を行うに際し
、１記録用位としてその始点を示づマークを付けること
が行われ、この記録単位をセクタと呼び、またこのマー
クをセクタマークと呼ぶ。

一１二記セクタマークは上記制御のみならず、データの
リード及びライト時のタイミング制御を容易にし、周期
信号の検出をより高信頼化することにも有用である。

上記の如く、セクタマークはアクセス制御とかリード又
はライト時の信号検出に有効であるが、それだけにその
検出信頼度は十分高くなければならない。ところで、光
ディスクでは記録膜の欠陥とかノイズ等を十分小さくす
ることは難しく、ビット誤り率で１０−５〜１０−６程
痕のエラーは許容し１９るような装置を作る必要がある
。上記エラーのうち、ランダムエラーよりもバーストエ
ラーが特に問題となる。

記録データの信頼性は誤り訂正符号を付加することで向
上する。またバーストエラーに対しては、データを分散
して記録するインターリーブ手法により、バーストエラ
ーを分散させることが可能であり、相当長いバーストエ
ラーに対しても対処することができる。

しかしながら、セクタマーク検出にはこの手法を適用で
きず、従って何らかの高信頼化なしには実用に耐えない
ことになる。

このため、特開昭６１−５４７６号の従来例では、セク
タマークの誤検出防止にゲートをかける等の手法がとら
れている。しかし、回転誤差が大きいとゲート幅は広く
なければならず、連続してマーク検出ができなかった時
のことなどを考えると、ゲート幅はさらに広くなければ
ならない。このように考えると、セクタマーク付近での
誤検出（５０３等で検出することによる誤検出）を防ぐ
ことはできない。

このため、特開昭６０−・２０１５７３号に開示された
従来例では、セクタマークは等周期ぐ検出されるべきこ
とを利用して本来ならばセクタマークが検出すべき周期
タイマにより指示し、この期間の終りになってもセクタ
マークが検出されなかった場合に擬似セクタマーク信号
を発生して、これを本来のセクタマーク信号の代りに使
用する方法が採用されている。

［発明が解決しにうとする問題点］ 上記特開昭６０−２０１５７３号に開示された方式では
セクタマーク読取信号が発生しないことが検出されてか
ら、擬似セクタマーク信号が発生するようになっている
ので、どうしても擬似セクタマーク信号は本来セクタマ
ーク読取信号が発生ずべきタイミングから遅れて発生せ
ざるを得ない凋成である。

上記タイミングがずれると、本来のセクタマークの読取
に対づる信頼性が低下してしまうという欠点が生じる。

尚、本発明の関連技術例として特願昭６３−１０５９７
５号によりセクタマーク間隔を水晶Ｑ振のクロックによ
り測定し、この値を用いて次のセクタマーク位置を予測
し、擬似のマークを発生させる方法を示した。

しかし、この方法ではセクタマーク未検出時には対応で
きても、誤検出すると、補間回路が誤動作し、誤った補
間信号が出力されてしまう場合がある。

本発明は上述した点にかんがみてなされたもので、擬似
セクタマーク信号の発生のタイミングが遅れることなく
、正確なタイミングで発生することができ、セクタマー
クが誤検出された場合にも対応できる光ディスク装置の
セクタマーク検出装置を提供することを目的とする。

［問題点を解決１６手段及び作用］ 本発明では光ディスクの先頭部分に形成されたセクタマ
ークエリアから検出されるセクタマーク信号の間隔を計
測する計測手段と、この計測手段の計測出力に基づいて
セクタ毎に擬似セクタマーク信号を発生する擬似セクタ
マーク信号発生手段と、前記セクタマーク信号が誤検出
であるか否かの判所手段と、前記セクタマーク信号が検
出されない場合、及び検出されたセクタマーク信号が誤
検出の場合には前記擬似セクタマーク信号に塁づき、タ
イミング信号を発生し、且つ前記セクタマーク信号が発
生したセクタでは誤検出でない場合には、このセクタマ
ーク信号に基づいてタイミング信号を発生する合成セク
タマーク信号発生手段とを設りることにより、セクタマ
ークが検出されない場合には擬似セクタマーク信号によ
り高ｌＩｉ度のタイミング信デ）を発生さゼると共に、
セクタマークが誤検出されても高精度でタイミング信号
を発生させることができるようにしている。

［実施例］ 以下、図面を参照して本発明を具体的に説明する。

第１図ないし第９図は本発明の１実施例に係り、第１図
は１実施例のセクタマーク検出装置の構成を示すブロッ
ク図、第２図は第１図中のリセットパルス発生回路の具
体的構成を示す回路図、第３図は第１図中のラッチ信号
発生回路の具体的構成を示す回路図、第４図は第１図中
のロード信号発生回路の具体的構成を示す回路図、第５
図は第１図中のセクタマーク間隔予測回路の具体的構成
を示す回路図、第６図は第１実施例の各部の動作説明用
タイミングチャート図、第７図は第１．第２゜第３カウ
ンタの計数動作領域を示す説明図、第８図はセクタマー
ク信号と異るタイミングで擬似セクタマーク信号を発生
した場合におけるリセットパルスが発生されるタイミン
グを示すタイミングチャート図、第９図は第３図の動作
を説明するためのタイミングチャート図である。

第１図に示すようにセクタマーク検出装置１は、光ディ
スクからの再生信号により、セクタマーク検出信号ａを
発生するセクタマーク検出回路２と、このセクタマーク
検出信号ａの入力により、擬似セクタマーク信号りを発
生する擬似セクタマーク信号発生回路３と、セクタマー
ク検出信号ａ及び擬似セクタマーク信号りが入力され、
セクタマーク検出信号ａを優先するためリセットパルス
ｂを出力づるリセットパルス発生回路４と、このリセッ
トパルスｂの入力によりカウント値がリセットされる第
１カウンタ５と、このカウンタ５の出力端に接続され、
カウント値が設定値に達した場合、合成セクタマーク信
号Ｃを出力する第１デコーダ６とタイミング信号ｄを出
力する第２デコーダ７と、再生信号からアドレスマーク
検出信号ｌを生成するアドレスマーク検出回路８とから
構成される。

上記セクタマーク検出回路２から出力されるセクタマー
ク検出信号ａは、リセットパルス発生回路４と、擬似セ
クタマーク信号発生回路３内のラッチ信号発生回路１１
に入力される。このリセットパルス発生回路４は、第６
図のｂに示すようにセクタマーク検出信号ａが発生する
と、あるいはセクタマーク検出信＠ａが発生しない場合
は、擬似セクタマーク信号りの発生により、リセットさ
れていた第１カウンタ５を起動させる。

しかして、第１カウンタ５は、クロック入力端に印加さ
れる１Ｆクロツクを計数する。このカウンタ５の出力端
に接続された第１デコーダ６は、比較的小さい計数値〈
デコーダ設定値）に達した場合、合成セクタマーク信号
Ｃを出力する。この様子を第６図のＣに示す。これによ
り、外部にセクタマーク検出を報知するタイミングは少
々遅れるが、常に一定の遅れ（検出できなかった時も）
で供給することができる。

一方、上記第１カウンタ５の出力端に接続された第２デ
コーダ７は、比較的大ぎなデコーダ設定値に設定しであ
る。即ち、第６図において、セクタマークエリアＳＭ、
　識別エリアＩＤ（尚、ＩＤ内には１０の同期をとるた
めのアドレスマークエリアＡＭがある。）、ギ１？ツブ
エリアＧＡＰ、デ−タエリアＤＡＴＡ、バッファエリア
ＢＵＦからなる各セクタにおいて、第１カウンタ５がリ
セットパルスｂでクリアされた後、１Ｆクロツクを計数
し始めてからデータエリアの終端付近ないしはバッフ７
エリアに達する付近において、このカウンタ５の計数値
がこのデコーダ設定値に達するように設定しである。

従って、このデコーダ設定値に達すると、第２デコーダ
７は第６図のｄに示すタイミング信号ｄを出力し、擬似
ヒクタマーク発生回路３を形成する第１ラツチ１２に入
力する。この擬似セクタマーク発生回路３は、このタイ
ミング信号ｄにより動作を開始する 上記第１ラツチ１２は、上記タイミング信号ｄにより、
第６図のｅに示ずように“Ｈ″のラッチ出力ｅを出力し
、このラッチ出力ｅは第２カウンタ１３及び第３カウン
タ１４のリセット端に印加され、それまで“Ｌ　ＩＩに
されてリセットされていた計数動作を開始させる。

上記第２．第３カウンタ１３．１４は第６図に示すよう
に、データエリアの終端付近から次のセクタマークエリ
アを挾んでＩＤ部の先端部付近までの間でカウント動作
を行うためのものである。

これら両カウンタ１３．１４は１Ｆクロツクを計数する
。尚、第７図に示すように第１カウンタ５は、セクタマ
ークエリアの終端から上記第２．第３カウンタ１３．１
４を開始させるまでの所定の時間（第２デコーダ７のデ
コーダ設定値）を３１測するためのもので、第２．第３
カウンタ１３．１４の開始時刻をカバーするようにしで
ある。

上記データエリアの終端部付近から開始した第２カウン
タ１３の計数値はその出力端に接続されたセクタマーク
間隔予測回路１５に入力される。

このセクタマーク間隔予測回路１５は、上記ラッチ信号
発生回路１１から出力される測定信号ｆ１及びラッチ信
号ｆ２により、上記第２カウンタ１３の計数値を計測及
びラッチする。このラップ信号ｆ２は第６図のｆ２に示
すようにセクタマーク検出信号ａが検出されたタイミン
グで出力される。

尚、この測定信号ｆ１は、単にセクタマーク検出信号ａ
が検出された時でなく、直前のセクタにおいてもセクタ
マーク検出信号ａ及びアドレスマーク検出信号ｌが出力
されていることを条件として出力する、またラッチ信号
ｆ２は測定信号ｆ１が出力された直後に、さらにアドレ
スマークの検出信号２が出力され、これにより２つの連
続したセクタマークが採用された場合のみ出力されるよ
うに構成しである。この測定信号ｆ１とラッチ信号ｆ２
を出力するラッチ信号発生回路１１には、セクタマーク
検出信＠ａと、第１ラツヂ１２のラッチ出力ｅ及びロー
ド信号発生回路１６の前セクタマークの採用可否判定ク
ロックｇ１とロード信号ｇ２とさらにアドレスマーク検
出信号２が入力される。

このロード信号発生回路１６には、第１ラツヂ１２のラ
ッチ出力ｅが入力されると共に、第２カウンタ１３のキ
ャリ出力がリセット信号として入力される。しかして、
このロード信号発生回路１６は、第３カウンタ１４にセ
クタマーク間隔予測回路１５でラッチされたセクタマー
ク間隔をロードするロード信号Ｑ２を出力する。このロ
ード信号ｇ２は、第６図のｇ２に示すようにデータエリ
アの終端部付近において、セクタ毎に発生する。

尚、ロード信号発生回路１６には、２Ｆクロツクが入力
される。

上記第２カウンタ１３のキャリイ出ノ〕は、第１ラツヂ
１２及びＯ−ド信号発生回路１６をリセットする。

ところで、上記第３カウンタ１４は、ダウンカウンタで
あり、ロード信号ｇ２の印加により、セクタマーク間隔
予測回路１５の片１数値をプリセット値として取込んだ
後、ダウンカウントしていき、この第３カウンタ１４の
出力端に接続された第３デコーダ１７からセクタマーク
検出信号ａと同じタイミングを予測して第６図のｈに示
す擬似セクタマーク信号りを出力する。この第３デコー
ダ１７は、バッファエリアのタイミングでも出力ｉを出
力し、リセットパルス発生回路４をリセットする。

次に、リセットパルス発生回路４の構成を第２図を用い
て説明Ｊる。

セクタマーク検出信号ａが第１Ｄフリツプフロツプ（以
下、Ｄ−Ｆ　Ｆと記づ。）２１のデータ入力端りに印加
され、２Ｆクロツクの立上がりで取込まれ、出力ＥＱか
ら出力される。このＱ出力は第２Ｄ−ＦＦ２２のデータ
入力端りに印加され、インバータ２３で反転された２Ｆ
クロツクにて出力端ｎからナンド回路２４に上記第１の
Ｄ−ＦＦ２１のＱ出力と共に入力される。

上記ナンド回路２４の出力は、セクタマーク検出信Ｑ　
ａの立上がりに対応したタイミングパルスとなり、オア
回路２５を介して第３のＤ−ＦＦ２６のりヒラ１へ端子
に印加される。

上記リセット端子には第３デ］−ダ１７の出力及び装置
仝休の゛市源をオンした時に発生されるリセット信号Ｒ
３Ｔもオア回路２７及び上記オア回路２５を介して印加
される。上記第３デコーダ１７の出力ｉはセクタマーク
エリアの直前のバツノ７エリアで生じるので、Ｄ−ＦＦ
２６のＱ出力すはバッファエリアでまず第８図に承りよ
うにリセットされて“Ｌ　１１になり、第３のＤ　−、
Ｆ　Ｆ　２６へのリセット信号となるナンド回路２４の
出力がＩＩ　Ｈ１１に戻った後、２Ｆクロツクの立上が
りで“ＨＩＩになる。

上記オア回路２７の出力は、第１．第２１１−ＦＦ２１
，２２のリセット端子に印加され、Ｑ、Ｇ出力をリセッ
トする。

ところで、この実施例ではセクタマーク検出信号ａの発
生の有無にかかわらず、擬似セクタマーク信号りはセク
タ毎に発生する。尚、この擬似セクタマーク信号りはセ
クタマーク検出信号ａと同じ位置で発生するよう制御さ
れる。そこで、セクタマーク検出信号ａと擬似セクタマ
ーク信号りが同一タイミングで発生する場合は擬似セク
タマーク信号り及びセクタマーク検出信号ａのいずれで
第３のＤ−Ｆ　Ｆ　２６をセットし、第１カウンタ５を
スタートさ゛せても良いが、これら両信号ａ、［１のタ
イミングがずれた場合にら正しい動作を行えるようにセ
クタマーク検出信号ａを優先１−るためリセット信号す
を生成する構成にしている。このため、第３デコーダ１
７の擬似セクタマーク信号１）、第２のＤ−ＦＦ２１の
Ｑ出力及び第３のＤ−ＦＦ２６のＱ出力をオア回路２８
を経て、この第３のＤ−Ｆ　Ｆ　２６のデータ入力端に
印加している。

例えば第８図（八）に示Ｊように、セクタマーク検出信
号ａに比べ擬似セクタマーク信号りが遅れた場合、先行
するしフタマーク検出信号ａによりＤ−ＦＦ２６のＱ出
力すが一旦′″）」″になると、この′冒−ビ′の信号
はオア回路２８を経て再びＤＦＦ２６のデータ入力端り
に入力され、Ｑ出力すの１」″レベルを維持し、この後
擬似セクタマーク信号１１がＨ°′になってもＱ出力す
には全く変化を及ぼりことなく、セクタマーク検出信ｊ
３ａを優先して第１ノＪウンタ５を起動する。

また、第８図（Ｂ）に示すように擬似セクタマーク信号
りが先行Ｊる場合、擬似セクタマーク信号りにより一旦
Ｄ−ＦＦ２６のＱ出力すは゛トビ′に転移し、第１カウ
ンタ５の力・クント動作が開始するが、セクタマーク検
出信ｊ３　ａの入力に伴ってＱ出力すを再度１１　Ｌ　
１１に転移し、第１カウンタ５のカウント値をリセット
させ、しかる後に第１カウンタ５を再起動させることが
できる。

このように、リレットパルス発生回路４はセクタマーク
検出信号ａを優先して、第１カウンタ５へのリセットパ
ルスｂを発生する。

また、セクタマーク検出信＠ａが検出されない場合（例
えば第６図で５ｅｃｔｏｒ　Ｎ＋３＞は擬似セクタマー
ク信号りのみが発生し、この信号りのタイミングで第３
のＤ−ＦＦ２６をセットし、第１カウンタ５のカウント
動作を開始させる。この場合でも擬似セクタマーク信号
りの発生のタイミングは、セクタマーク検出信号ａが本
来発生ずるタイミングを計測することで決定しているの
で、正確な時刻に合成セクタマーク信号Ｃを生成する。

次に、第３図に示すラッチ信号発生回路１１の構成を第
９図のタイミングパルストを参照して以下に説明する。

第１ラツチ１２の出力ｅが“Ｈ１１レベルにある時（第
２及び第３カウンタ１３．１４のリセットが解除され、
走行中である時）、セクタマーク検出回路２がセクタマ
ーク検出信号ａである“Ｈ１１のパルス信号を出力する
と、この信号は上記出力ｅと共にアンド回路３１を通し
てＤ−ＦＦ３２のり［１ツク入力端に印加され、このＤ
−ＦＦ３２はＤ入力の“ＨＩＩをラッチしてＱ出力ｊを
Ｈ１１にする。（第９図の例えば時刻ｔ１ぐのａ、ｅ、
ｊ参照）。このＤ−ＦＦ３２はセクタマークが検出され
たことを記憶しておくためのものにある。

上記出力ｊの信号は次段のＤ−ＦＦ３３のＤ入力端に印
加され、クロック端にアドレスマーク検出信号２が印加
されると、ｊの信号状態がラッチされる。又、リセット
端子にはロード信号ｇ２が印加され、このロード信号Ｑ
２のタイミングでＤＦＦ３２と共にリセットされる。つ
まり、このＤ−・ＦＦ３３は、セクタマークが検出され
、さらにアドレスマークも検出された場合（そのセクタ
マークが採用と決まった時）のみ、その出力にはＩＩ　
ＨＩＩとなる。（第９図の例えば時刻ｔ２で示す。） 上記Ｄ−ＦＦ３３の出力には、次段のＤ−Ｆ　Ｆ３４の
Ｄ入力端に印加され、ロード信号０２に先行して発生す
る面セクタマーク採用可否判定クロックｇ１がクロック
入力端に印加されると、出力にの状態をラッチし、Ｑ出
力端から出力１を出す。

（第９図の時刻ｔ３参照）この直後にロード信号ｇ２に
よりＤ−ＦＦ３２．３３がリセットされる（第９図の例
えば時刻ｔ４参照）ことから、前セクタマークの採用、
不採用をラッチして、１３りのが、このＤ−ＦＦ３４の
役割である。

上記Ｄ−ＦＦ３４の出力１と第１アンド回路３１の出力
を第２アンド回路３５を通すことにより、セクタマーク
間隔測定クロック「１が生成され（第９図の時刻ｔ５参
照）、次段のＤ−ＦＦ３６のクロック入力端に印加され
、Ｄ入力の’　ｌ−１”をラッチさせる。

つまり、上記Ｄ−ＦＦ３４がセットされた状態で、セク
タマークが検出され、第１アンド回路３１の出力がＨ１
１になると、第２アンド回路３５を通すことにより、セ
クタマーク間隔測定クロックｆ１が出力され、このクロ
ックｆ１が出力された状態は次段のＤ−ＦＦ３６でラッ
チされ、Ｑ出力端から出力ｍを出す。尚、このタイミン
グでＤ−ＦＦ３２もセットされることは言うまでもない
。

上記Ｄ−ＦＦ３６の出力ｍはアドレスマーク検出信号２
でＤ入力の“Ｈ゛′をラッチするＤ−ＦＦ３８のＱ出力
口と共に第３アンド回路３９に入力される。

従って、Ｄ−ＦＦ３６がセットされた状態で、アドレス
マーク検出信号Ｚが出力されてＤ　−Ｆ　Ｆ１ａをセッ
トし、そのＱ出力口が出力されると、アンド回路３９を
通してセクタマーク間隔ラッチ信号ｆ２が出力される（
第９図の時刻ｔ６参照）。

つまり、このラッチ信号ｆ２で先程測定した値をラッチ
することになる。

尚、Ｄ−ＦＦ３８もＤ−ＦＦ３２．３３と共にロード信
号ｇ２でリセットされる。

尚、上記Ｄ−ＦＦ３６のリセット端子にもロード信号ｇ
２が印加されるので、測定クロック「１が出力されても
直後にアドレスマークを検出しなければＤ−ＦＦ３８の
Ｑ出力口がＩ　Ｌ　ＩＩとなる為、セクタマーク間隔ラ
ッチ信号ｆ２は出力されないく第９図の例えば時刻ｔ７
の場合）。

尚、この実施例ではアドレスマークが３箇所設けである
場合であり、その内の少くとも１つを検出Ｊるとアドレ
スマーク検出信号Ｚを出力する。

第４図は第１ラツチ及びロード信号発生回路１６の構成
を示す。

第１ラツプ１２はＤ−ＦＦ１２ａで構成され、データ入
力端りに印加される“ＨＩ＋レベルの電圧をクロック入
力端に印加される第２デコーダ７の出力ｄでラッチし、
ラッチ出力ｅをＤ　−Ｆ　Ｆ　４１のデータ人力Ｇ１ｆ
ｔ　Ｄに印加している。また、このラッチ出力ｅは、上
記Ｄ−ＦＦ４１の互出力ど共にアンド回路４２を通して
前はフタマーク採用可否判定クロックｇ１を生成づる。

このＤ−ＦＦ４１のＱ出力は次段のＤ−ＦＦ４３のデー
タ入力’ＩＱ　Ｄに印加されると共に、Ｄ−ＦＦ４３の
Ｑ出力と共にナンド回路４４を通してロード信号ｇ２が
生成される。

又、第２カウンタ１３のキャリイパルスはＤ−ＦＦ４５
のデータ入力端りに印加され、２Ｆり１コツクにより出
力Ｏａｔ　Ｑからオア回路４６に出力される。このオア
回路４６には電源Ａン時に発生するリセット信ＱＲ３Ｔ
も入力され、このオア回路４６の出力はＤ−ＦＦＩ　２
ａ、４１．４３のリセット端子に印加される。

上記Ｄ−ＦＦ４１，４３．ナンド回路４４の構成は第３
図に示すラッチ信号発生回路１１の構成ど殆んど同一で
ある。

従って、第１ラツチ１２のラッチ出力ｅを入力として、
データエリアの終端部付近でセクタ毎に発生する〔Ｊ−
ド信号Ｑ２を出力する。

上記ロード信号ｇ２が第３カウンタ１４のロード端子に
印加されることにより、セクタマーク間隔予測回路１５
にラッチされたセクタマーク間隔に依存乃るデータをロ
ードし、データエリアの終端イ１近からカウントを開始
し、次のセクタマーク検出信号ａの位置にて擬似セクタ
マーク信号りをリセットパルス発生回路４に出力するよ
うにしである。

次にセクタマーク間隔予測回路１５の構成を第５図に示
す。

ラッチ信号発生回路１１から出力されるセクタマーク間
隔測定クロックｆ１が初段のジノ１〜レジスタ５１のク
ロック入力端に印加され、このラッチ信号発生回路１１
から出力されるラッチ信号ｆ２が第２段以降のシフトレ
ジスタ５１ａ、５１ｂ。

・・・、５１ｍのクロック入力端に印加されることによ
り、有効なセクタマーク間隔データのみが測定データラ
ッチ用シフ１−レジスタ５１ａ、５１ｂ。

・・・、５１ｍに取込まれ、過去ｎ個（５１ａ、・・・
５１ｍの個数がｎ個）まで順次２５積される。

上記シフトレジスタ５１ａ、・・・、５１ｍで蓄積され
たデータは加算器５２で加暮され、この加Ｃ）されたデ
ータはさらに割算器５３を通ずことによりｎで割り算さ
れ（端数は切り捨て又（よ四捨五入等され）で１／ｎの
データ値、つまり平均値にされる。尚、このシフトレジ
スタ数ｎを２の階乗の数に選ぶと、１／［）にする回路
は下位ピットを切り捨てることで代用できる。

このようにして求めた平均値は、予測値レジスタ５４に
入ツノされラッチ信号ｆ２をデイレイ５５で遅延させた
り［１ツクによって、誤予測値レジスタ５４に取込まれ
、第３カウンタ１４へのロードデータとして供給される
。

上記セクタマーク間隔予測回路１５によって、セクタマ
ーク間隔を正確に測定覆ることができる。

この１実施例では、セクタマーク検出回路２により、セ
クタマークエリアに記録されたセクタマークパターンを
検出してセクタマーク検出信号ａを出力すると共に、擬
似セクタマーク発生回路３により、前記セクタマーク検
出信号ａが検出されると予測されるタイミングにて擬似
セクタマーク信号りを発生させ、これらセクタマーク検
出（Ｍ号ａ及び擬似セクタマーク信号りに基づいて、セ
クタマーク検出信号ａを優先する合成しフタマーク信号
Ｃを生成Ｊるようにしているので、この合成セクタマー
ク化＠Ｃを用いることにより信頼性の高いランダムアク
セス等の制御、ライト／リードの制御を行うことができ
る。なお、第６図において、電源オンによりセクタマー
ク間隔予測回路１５にはデフォルト値が記憶され、最初
の２つの擬似セクタマーク信号りはこの値で出力される
。

尚、上記実施例ではセクタマーク検出化ｊ３　ａと擬似
セクタマーク信号りとをしフタマーク検出信号ａを優先
させて合成セクタマーク信号Ｃを生成しているが、後述
する第３実施例で示すように誤検出の可能性が高い場合
には、内部的には擬似セクタのマークを採用するような
方法もある。

第１０図は本発明の第２実施例におけるセクタマーク間
隔予測回路６０の構成を示す。この回路６０は、第１図
におけるセクタマーク間隔予測回路１５として用いるこ
とができるものである。

第２カウンタ１３より出力されるセクタマーク間隔を表
わすカウントデータは測定データラップ用レジスタ６１
に入力され、ラッチ信号発生回路１１から出力されるセ
クタマーク間隔測定用クロックｆ１によりラッチされる
。このラッチされたデータは減募器６２に入力され、ラ
ッチ信号ｆ２をクロックとする予測値レジスタ６３でラ
ッチざれたデータ値が減算される。この減律されたデー
タ値は割節器６４に入力され、１／ｘにされたデータ値
にされる。尚、この１／ｘにした場合の端数は切り捨て
又は四捨五入される。この割咋器６４の出力は加算器６
５に入力され、予測値レジスタ６３でラッチされたデー
タ値と加算され、この加算されたデータは予測（「ルジ
スタ６３へのデータどして与えられる。従って、セクタ
マーク間隔ラッチクロックｆ２が印加されると、加Ｑ器
６５の出力データ値が新たな予測値どしてこの予測値レ
ジスタ６３に記憶される。

このセクタマーク間隔予測回路６０は割算器６４の割算
数χ（乗算器とした場合に（ま１／Ｘ）を適度な値に調
整（設定）することにより、非常に安定した動作が可能
になる。

尚、−り記Ｘを２の階乗に選ぶと、下位ビットの切捨て
で演む。Ｘは、プラス、マイナスの変動分程度に選ぶの
が最も良い。

この第２実施例によれば第１実施例にお番プるセクタマ
ーク間隔予測回路１５に比べて回路規模を小さくできて
同様の作用を行わＵることが可能になる。

次に本発明の第３実施例について説明する。

第１１図は本発明の第３実施例における擬似セクタマー
ク採用回路７１を示す。

この擬似セクタマーク採用回路７１は、セクタマーク検
出信号ａ　ｈ＜誤りのせフタマークであると判断した場
合、内部的には擬似セクタマークを採用し直すための回
路であり、第１図に示？Ｉ第１実施例において、第１カ
ウンタ５と第２デー」−夕７の間に挿入される。

第１１図において、第１カウンタ５の出力は２の補数回
路７２及びセレクタ７３（アンド回路７３ａ、７３ｂ及
びオア回路７３Ｇで構成される）を介してラップ７４に
入力される。

一方、セクタマーク検出信号ａ及びラッチ出力ｅはアン
ド回路７５に入力され、この出力はセレクタ７３を構成
するアンド回路７３ｂに入力され、このアンド回路７５
の出ツノがＨ″の時に間さ、２の補数回路７２の出力を
ラッチ７４に出力する。

又、このアンド回路７５の出力は、擬似セクタマーク信
号りと共にＡア回路７６に入力され、このオア回路７６
の出力はデイレイ回路７７を経てラッチ７４のり［１ツ
ク入力端に印加される。

従って、擬似セクタマーク信号りにＪ：り第１カウンタ
５がカウント動作をスタートし、その後セクタマーク検
出信号ａによりセクタマークが検出された場合、アンド
回路７５の出力が゛Ｆビ°となり、セレクタ７３は第１
ノノウンタ５のカウント（直に対し、その２の補数とな
る値をラッチ７４に出力づる。また、このアンド回路７
５の出力はＡア回路７６、デイレイ回路７７を経てラッ
チ７４のクロックとして印加され、この結果擬似セクタ
マークからセクタマークが検出されるまぐの間隔に相当
するカウント値を２の補数にした値が、ラッチ７４に記
憶される。

上記第１万ウンタ５の出力は、ラッチ７４をアンド回路
７８を通した出力と共に加算器７９に入力され、加算さ
れた後第２デコーダ７に入力される。

上記第２デコーダ７の出力ｄは、Ｄ−ＦＦ８０のリセッ
ト端子に印加され、この出力ｄがｉｉ　Ｌ　＋＋の場合
このＤ−Ｆ　Ｆ　８０をリセット状態にする。

このＤ−ＦＦ８０は、ラッチ信号発生回路１１のＤ−Ｆ
Ｆ３３　（第３図参照）の出力ｋ（セクタマークが検出
され、さらにアドレスマークも検出された場合ＩＩ　Ｈ
１１となる。）がクロックとして印加され、このクロッ
クによりＤ入力の’　ｌ−１”をラッチする。このＤ−
ＦＦ８０の反転出力蔓は、ラッチ７４の出力が入力され
るアンド回路７８のゲート信号となる。

従って、上記ラッチ７４に記憶された値は、上記出力ｋ
が出力されない場合にのみアンド回路７８を開いて加算
器７９に入力され、第１カウンタ５の出力と加算される
。一方、セクタマークが検出されてもアドレスマークが
検出されないと、加算器７９には第１カウンタ５のカウ
ンタ値のみがパノｊされ、この場合には第２デコーダ７
への入力は第１カウンタのカウント（直そのものとなる
。

尚、セレクタ７３のアンド回路７３ａ、７３ｂ、アンド
回路７８はラッチ７４のビット数分まとめて記述してい
る。

この擬似セクタマーク採用回路７１の動作を第１２図を
参照して以下に説明する。

第１２図（Ａ）　（Ｂ）に示すように擬似セクタマーク
により、第１カウンタ５がスタートし、その（艷セクタ
マークが検出された場合には、擬似セクタマークの発生
からセクタマークの検出まＣの時間間隔に相当するカウ
ント値の２の補数にした伯すがラッチ７４に記憶される
。この記憶はアンド回路７５の出力をオア回路７６、デ
イレイ回路７７を通してクロック入力端に印加して行わ
れる。又、上記セクタマークにＪ：り第１カウンタ５は
再スタートする。

一方、第２デコーダ７への入力は、第１カウンタ５のカ
ウント値にラッチ７４が記憶している（「１を加えたも
のであり、第１２図（八）で示したａｂの値である。こ
こでａは本来の乗り換え位置を示ず。

しかして、このままアドレスマークが検出されずに進む
と、検出されたセクタマークは誤りとして、擬似セクタ
マークを採用し直し、ａ−ｂが第２デコーダ７の値とな
った時、出力ｄを出寸。

一方、上記アドレスマークが検出されると出力ｋがＤ−
ＦＦ８０にクロックして印加され、反転出力口はＬ　Ｉ
＋となるため、アンド回路７８の出力はパφ″となるの
で、第２デ」−ダ７への入力は第１カウンタ５のカウン
ト値そのものとなり、第１２図（Ｂ）に示ずにうにアド
レスマークを採用した本来の乗り換え位置ａで第２デコ
ーダ７は出力ｄを出す。

上記第１２図（八）　（Ｂ）とは異り、セクタマークが
先に検出された後、凝・似セクタマークが検出された場
合には、セクタマークの検出から擬似セクタマークの発
生までの間隔に相当するカラン１〜値がラッチ７４に記
憶される。この値を第１２図（Ｃ）（Ｄ）ではＣで示し
でいる。

この時、第２デコーダ７への入力は、第１２図（Ｃ）に
示１’　ａ　＋　ｃになる。

しかして、アドレスマークが検出されないと擬似セクタ
マークが採用され、ａ＋Ｃが第２デコーダ７の値となっ
た時に出力ｄを出す。

一方、アドレスマークが検出されると、アンド回路７５
の出力はφとなり、アドレスマークの検出によりスター
１〜した第１カウンタ５のカラン１〜値が第２デ：１−
ダ７にそのまま入力され、第２デコーダ７の値となった
時に出力ｄを出す。

上記第１実施例ぐは検出されたセクタマークが誤検出か
否かを判断し、誤検出の場合での処理を特に行っていな
いが、この第３実施例では擬似セクタマークを採用する
ことにより、誤りの少ないセクタマーク検出動作（合成
セクタマーク信号の生成）を行うことができる。従って
、信頼性の高い記録／再生の制御動作を行うことができ
る。

例えば、光ディスクに欠陥が多い場合にも、シーク中で
正常な信号が得られない時にも、常に安定した補間を行
うことができ、各秤ゲート信号、コント臼−ル信号も安
定して出力しつづ（）るにうにすることが可能になる。

「発明の効果」 以上述べたように本発明によれば、セクタマークの間隔
予測手段を設けて検出されたセクタマークが誤検出であ
るか否かの判断手段を設けであるので、この判断手段の
出力により適切な処理をさせることができる。

【図面の簡単な説明】

第１図ないし第９図は本発明の１実施例に係り、第１図
は１実施例のセクタマーク検出装置の構成を示すブロッ
ク図、第２図は第１図中のリセットパルス発生回路の具
体的構成を示す回路図、第３図は第１図中のラッチ信号
発生回路の具体的構成を示す回路図、第４図は第１図中
のロード信号発生回路の具体的構成を示す回路図、第５
図は第１図中のセクタマーク間隔予測回路の具体的構成
を示す回路図、第６図は第１実施例の各部の動作説明用
タイミングヂャート図、第７図は第１．第２゜第３のカ
ウンタの計数動作領域を示Ｊ説明図、第８図はセクタマ
ーク検出信号と異るタイミングで擬似セクタマーク信号
を発生した場合におけるリセットパルスが発生されるタ
イミングを示すタイミングヂャート図、第９図は第３図
の動作を説明するだめのタイミングチｐ−ト図、第１０
図は本発明の第２実施例にお【〕る廿クりマーク間隔予
測回路の構成を示Ｊブロック図、第１１図は本発明の第
３実施例における擬似セクタマーク採用回路の構成を承
りブ［］ツク図、第１２図は第３実施例の動作説明図で
ある。 １・・・セクタマーク検出装置 ２・・・セクタマーク検出回路 ３・・・擬似セクタマーク信号発生回路４・・・リレッ
トパルス発生回路 ５・・・第１カウンタ　　　６，７・・・デコーダ８・
・・アドレスマーク検出回路 １１・・・ラッチ信号発生回路 １３・・・第２カウンタ　　１４・・・第３カウンタ１
５・・・セクタマーク間隔予測回路 代理人　弁理上　　伊　藤　　　適 業７図 第８図

Claims (1)

1. 【特許請求の範囲】 １、光ディスク上の各セクタの先頭に記録されたセクタ
   マークエリアから検出されたセクタマーク信号の間隔を
   計測する手段と、 この計測する手段の計測出力に基づいてセクタ毎に擬似
   セクタマーク信号を発生する手段と、上記セクタマーク
   信号が誤検出であるか否かの判断手段と、 を備えたことを特徴とする光ディスク装置のセクタマー
   ク検出装置。 ２、光ディスク上の各セクタの先頭に記録されたセクタ
   マークエリアから検出されたセクタマーク信号の間隔を
   計測する手段と、 この計測する手段の計測出力を平均化する手段と、この
   平均化する手段の出力に基づいてセクタ毎に擬似セクタ
   マーク信号を発生する手段と、を備えたことを特徴とす
   る光ディスク装置のセクタマーク検出装置。 ３、光ディスク上の各セクタの先頭に記録されたセクタ
   マークエリアから検出されたセクタマーク信号の間隔を
   計測する手段と、 この計測する手段の計測出力に基づいてセクタ毎に擬似
   セクタマーク信号を発生する手段と、上記セクタマーク
   信号が誤検出であるか否かの判断手段と、 上記判断手段が誤検出であると判断した場合には、誤検
   出であると判断されたセクタマーク信号よりも擬似セク
   タマーク信号を優先させる処理手段と、 を備えたことを特徴とする光ディスク装置のセクタマー
   ク検出装置。