JPH02103614A - ダイナミック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路に係り、特に高速化に好適なダイナ
ミック回路に関する。

〔従来の技術〕

従来、ダイナミック回路については、超ＬＳＩ設計Ｐ６
０〜Ｐ６２において論じられている。

ダイナミック回路は、データ転送期間前に出力信号線を
Ｈｉｇｈレベルになるようにプリチャージ用トランジス
タを導通状態にし、引き抜き回路を非導通状態にする手
段と、データ転送期間にプリチャージ用トランジスタを
非導通状態にし、データ転送期間までに確定した入力の
信号に従って出力信号線の電荷を放電するか、ないしは
そのままの状態を保持する機能を設えている。一般的に
データ転送期間とプリチャージ用トランジスタを導通状
態にする期間は、システムのクロック・タイミングを適
当に相補的なタイミング関係を持たせることにより得ら
れる。

ダイナミック回路の特徴は、出力信号線にＮ個の独立な
入力がある場合に、スタテック回路に比べて素子数の削
減、面積の削減、高速動作などが上げられる。

ＶＬＳ　Ｉの内では、ワイヤード○Ｒ論理やバスとして
ダイナミック回路がよく利用されている。

〔発明が解決しようとする課題〕

上記従来技術は、データ転送期間にデータが変化してし
まうと誤動作する。

つまり、誤動作するパターンは、データ転送前のデータ
がＩＩ　１　＋７で、データ転送期間にデータが４１０
　ｔＴに変化した場合である。

誤動作のメカニズムは、初めにデータが１”であるため
出力信号線の電荷を放電してしまうが、その後データが
Ｉｔ　Ｏ１１に確定した時点で出力信号線の電荷は放電
が止まる。−度電荷を放電してしまうと電荷は、次のサ
イクリックな充電期間まで充電されないため、初めのデ
ータが伝搬されてしまい誤動作をまねく。

さらに、上記従来技術の問題点を解決するための手法は
、データがデータ転送期間までに確定するまでシステム
のクロックサイクルを伸ばすことが考えられる。

しかし、高性能なシステムを作る上では、システムのク
ロックサイクルを縮めなければならず、安にクロックサ
イクルを伸ばすのは問題である。

本発明の目的は、システムのクロックサイクルを伸ばさ
ずに、データ転送期間に転送データが確定する信号の場
合にもデータが正確に伝搬する手段を設けることにある
。

〔課題を解決するための手段〕

上記目的は、データ転送期間に転送データが確定した時
、例えば、データが１“から（ｔ　ＯＪＪへ変化した時
、確定デ゛−夕を見てデータ転送期間に再充電する手段
を具備するデータ補正回路を設けることにより達成され
る。

〔作用〕

データ補正回路は、確定データを見てデータ転送期間に
出力信号線を再充電するように動作する。

それによって出力信号線は、再びデータ転送期間の初め
の状態と同じ状態となり、確定データを正確に転送する
ようになるので、誤動作することがない。

〔実施例〕

以下、本発明の一実施例を第１図より説明する。

第１図は入力信号１０２〜１０４のどれかを選んで論理
回路１０７ヘデータを転送するダイナミック回路のブロ
ック図であり、出力信号線１０８、データ転送前に出力
信号線１０８に電荷を充電するためのプリチャージ回路
１０５、それを制御する制御線１１４、データ転送時に
出力信号線１０８の電荷を放電するかそのまま保存する
かを選択する引き抜き回路１０１、各引き抜き回路の入
力信号１０２〜１０４、どの引き抜き回路を動作させる
かを制御する制御線１１０〜１１２、データ転送時にデ
ータが確定した時、データを正確に補正するデータ補正
回路１０６．２相ノン−オーバーラツプクロックＫｌ、
に２、各制御線１１０〜１１２，１１４を制御するイネ
ーブル信号１２０〜１２２、イネーブル信号１２０〜１
２２をクロックタイミングに合わせて出力するクロック
トライバ、ダイナミック回路の次段の論理回路１０７よ
り構成されている。

さらに第１図の引き抜き回路１０１の一例を第２図（ａ
）、（ｂ）に、プリチャージ回路１０５を（ｃ）に示す
。

第２図（ａ）は、ＮＭＯＳトランジスタで構成されたも
のであり（ｂ）は、バイポーラトランジスタとＭＯＳト
ランジスタで組み合せた回路である。（ｂ）の回路は、
出力信号線１０８の負荷容量が大きい時、高速に引き抜
く効果がある。（ｃ）は、信号線１１４がアサートされ
るとＰＭＯＳトランジスタ２０１のゲートがＬＯＷレベ
ルとなり、導通状態となり、出力信号線１０８に電荷を
充電する回路である。

さらに第１図のデータ補正回路１０６の一例を第３図に
示す。第３図は制御線１１１，１１２のどちらかがアサ
ートされた時、それに対応した入力信号１０３，１０４
がＬｏＷレベルの時ＰＭＯＳトランジスタが導通して充
電する回路である。

第１図のダイナミック回路の動作について第４図に示す
。ｎステップ目について考えると、Ｋ１がＬＯＷレベル
で、出力信号線１０８はプリチャージ回路１０５によっ
て電荷が充電されＨｉ　ｇ　ｈレベルになる。なお、第
４図のｎ−１ステツプ目のデータ転送時にどれかの引き
抜き回路１０１により出力信号線１０８の電荷が放電さ
れたものとする。イネーブル線１２０がアサートされ、
かつ入力信号１０２がＬＯＷレベルの場合、Ｋ２がＬＯ
Ｗレベルで、出力信号線１０８はＨｉｇｈレベルが保持
される。入力信号１０２は通常のダイナミック回路の使
用方法と同じであり、Ｋ２がＬＯＷになるまえにデータ
は確定している。これを第４図パターン３に示す。

次にイネーブル線１２１がアサートされ、かつ入力信号
１０３かに２の立ち下り以後に”Ｈｉｇｈ”から“ＬＯ
Ｗ”に変化した場合、Ｋ２がＬＯＷレベルになると、出
力信号線１０８はＬＯＷレベルに放電されはじめる。入
力信号１０３がその後“ＬＯＷ”で確定すると出力信号
線１０８は放電をやめる。かつ、データ補正回路１０６
が充電を初めて、出力信号線１０８は“Ｈｉ　ｇｈ”レ
ベルになる。つまり、入力信号確定データを正確に出力
信号線１０８に伝えることができる。これを第４図パタ
ーン２に示す。なお、データ補正回路１０６は充電を初
めてから、に２が“ＬＯＷ”レベルの間充電しようと働
きつづける。

イネーブル線１１２がアサートされた場合についても同
様であり、第４図パターン１に示す。

なお、ダイナミック回路の次段の論理回路１０７は、出
力信号線１０８がデータ補正回路１０６によって充電が
完了する時間まで考慮に入れて論理設計されなければな
らない。

本実施例によれば、に２の立ち下がりまでに確定されて
いる入力信号１０２、確定していない入力信号１０３，
１０４が１つのダイナミック回路で動作可能である。

なお、本実施例において、データ補正回路１０６とプリ
チャージ回路１０５を組み合わせた回路とすることは容
易に考えられる。

さらに、本実施例では、入力信号１０２〜１０４のどれ
かを選んで次段の論理回路１０７ヘデータを転送するダ
イナミック回路について述べたが、ダイナミック回路の
もう一つの使い方であるワイヤードＯＲ論理についても
同様にして容易に考えられる。

第５図は本発明のもう一つの一実施例であるマイクロプ
ロセッサ４０１のブロック図であり、ＲＯＭデコーダ、
加算器４０８、レジスタファイル４０６、アライナ−回
路４０５．バイパス回路４０７、クロックトライバ、ア
ライナ−回路４０５、レジスタファイル４０６、バイパ
ス回路４０７、加算器４０８を結ぶＡバス４０２、Ｂバ
ス４０３、Ｃバス４０４、主記憶とアライナ−回路４０
５を結ぶデータ線４１０．Ａバス４０２、Ｂバス４０３
がダイナミックバス構成をとるための各ブロックの引き
抜き回路１０１、データ転送前にＡバス４０２、Ｂバス
４０３に電荷を充電するためのプリチャージ回路１０５
より構成されている。

第５図のマイクロプロセッサ４０１の動作は、プログラ
ムにより指定されたＲＯＭの内容をデコーダを通して各
クロックドライバーのイネーブル信号として加算器４０
８、レジスタファイル４０６、アライナ−回路４０５、
バイパス回路４０７を制御する。

クロックＫＬ、に２は第４図に示した２相ノン−オーバ
ーラツプ方式とする。

レジスタファイル４０６内のＲ１レジスタとＲ２レジス
タを加算して結果をＲ３レジスタに書く場合、Ｋｌのタ
イミングでＡバス４０２．Ｂバス４０３をプリチャージ
回路１０５により充電し“Ｈｉｇｈ”レベルにする。に
２のタイミングで、レジスタファイル内のＲ１レジスタ
の内容をＡバス４０２へ、Ｒ２レジスタの内容をＢ／（
ス４０３へ転送する。レジスタファイルの内容は、すで
にＫｌのタイミングで決まっており、従来通りのダイナ
ミック回路でデータを転送できる。加算器４０８は、次
のに１の立ち上がりまでに結果が求まり、Ｋ２のタイミ
ングでレジスタファイル内のＲ３レジスタに格納される
。

アライナ−回路４０５と加算器４０８の動作も同様であ
る。

加算器４０８は、内部で２段のパイプラインを実行する
構成とすることで、２倍の性能が得られるのは周知であ
り、第７図に示す。第７図の（ａ）はパイプライン方式
をとらない場合のレジスタ間演算であり、２サイクルで
演算が実行できる。

（ｂ）はパイプライン方式をとった場合のレジスタ間演
算であり、１サイクルで演算が実行できる。

ここで、ｎ回目の演算結果を次のｎ＋１ですぐに次の入
力データとして使う場合、 Ｒ１＋Ｒ２→Ｒ３ Ｒ３＋Ｒ４→Ｒ５ バイパス回路４０７が必要である。つまり、加算器４０
８の演算結果をＡバス４０２に入力データとして転送す
るための回路である。

本実施例において、加算器４０８の演算結果はに２の立
ち下がりぎりぎりに確定する。このためＣバス４０４を
アクセスする時間分だけ、Ｋ２の立ち下がりに食いこむ
可能性があり、バイパス回路４０７内にデータ補正回路
４０９を設けた。

第６図（ａ）データ補正回路４０９の論理回路を示す。

さらにデータ補正回路４０９と引き抜き回路１０１を組
み合わせたバイパス回路４０７を示す。ダイナミックバ
ス４０２に対してデータ転送期間だけ出力するトライス
テートゲート５０１より構成する。さらに第６図（ｃ）
、（ｄ）に第６図（ｂ）で示されるトライステートゲー
ト５０１の一例の回路を示す。

（Ｃ）はＭＯＳトランジスタで構成され、（ｄ）はバイ
ポーラトランジスタとＭＯＳトランジスタの組み合せに
より構成されている。（ｄ）の回路は、Ａバス４０２の
負荷容量が大きい時、高速に引き抜く効果がある。これ
により、クロックのマシンサイクルを伸ばさずにダイナ
ミック回路を正確に動作できる。

なお、本実施例においてバイパス回路４０７以外の引き
抜き回路１０１を第２図のＭＯ８回路（ａ）で構成し、
バイパス回路４０７の引き抜き回路１０１を第２図の（
ｂ）の回路で構成することもでき、これによってより高
速なマイクロプロセッサ４０１を実現できる。

また、本実施例において、Ｂパスにもバイパス回路を設
け、よりフレキシブルな制御を行なうこともできる。な
お、データ補正回路４０９は、Ａバス、Ｂバス用に独立
に設けてもよいし、２つを組み合わせた回路構成として
設けてもよい。

〔発明の効果〕

本発明によれば、データ転送期間中にデータが確定した
時、正確にデータが確定できるため、信頼性の向上の効
果がある。

また、本発明によれば、データがデータ転送期間の前ま
で確定しなくてもよく、マシンサイクルを短かくでき、
システム全体の性能が向上する。

【図面の簡単な説明】

第１図は本発明の一実施例のダイナミック回路のブロッ
ク図、第２図は第１図の引き抜き回路、プリチャージ回
路を示す図、第３図は第１図のデータ補正回路図、第４
図は第１図のタイミング図、第５図は、本発明の別の実
施例のマイクロプロセッサブロック図、第６図は第５図
のデータ補正回路図、第７図（ａ）はパイプライン方式
をとらない場合のレジスタ間演算を示す図、（ｂ）はパ
イプライン方式をとった場合のレジスタ間演算を示す図
である。 １０１・・・引き抜き回路、１０６・・・データ補正回
路、４０１・・・マイクロプロセッサ、 ４０７・・・バイパス 回路。 第 図 第 図 （Ｃ） 弔 図 １０１゜ 第４図 第５図 第 図 （久）

Claims (1)

1. 【特許請求の範囲】 １、データ転送期間前に信号線をあるレベルの電圧にし
   、データ転送期間に信号線のあるレベルの電圧を変化さ
   せるか、又は、あるレベルの電圧を保持するかによりデ
   ータの伝搬、及び、論理をとるダイナミック回路におい
   て、 データ転送期間の途中で転送データが確定する入力デー
   タパス構成手段と、その入力データに応じたデータ補正
   手段を具備したことを特徴としたダイナミック回路。 ２、特許請求の範囲第１項において、複数の入力データ
   を持ち、すくなくとも１つ以上データ転送期間中に転送
   データが確定する入力データパス構成手段と、その各入
   力データに応じたデータ補正手段をそれぞれ具備したこ
   とを特徴としたダイナミック回路。 ３、特許請求の範囲第１項または第２項において、デー
   タ転送期間の途中で転送データが確定する入力データパ
   ス構成手段とその入力データに応じたデータ補正手段を
   、クロツクドインバータで構成したことを特徴とするダ
   イナミック回路。 ４、プリチヤージ期間に信号線に電荷を充電し、ディス
   チャージ期間に信号線の電荷を放電するか、又は、電荷
   を保持するかによりデータの伝搬及び論理をとるダイナ
   ミック方式の論理回路において、特許請求の範囲第１項
   、第２項又は第３項の手段を具徴することを特徴とした
   ダイナミック回路。 ５、特許請求の範囲第４項において、ＭＯＳトランジス
   タとバイポーラトランジスタの組み合せた回路で構成し
   たことを特徴とするダイナミック回路。 ６、特許請求の範囲第４項において、ダイナミック回路
   の複数の入力回路をＭＯＳトランジスタで構成する回路
   とＭＯＳトランジスタとバイポーラトランジスタで構成
   する回路が混存した構成をとることを特徴としたダイナ
   ミック回路。 ７、マイクロプロセッサの内部にバス、又は、それを使
   つたプリント基板上のバスにおいて、データ転送期間の
   途中で転送データが確定する入力データパス構成手段と
   、その入力データに応じたデータ補正手段を具備したこ
   とを特徴としたダイナミック回路。