JPH02103655A - リクエストバッファ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 炎血欠１ 本発明はシステム制御装置におけるリクエスト制御方式
に関し、特に複数のプロセッサから主記憶に対して連続
的に出されるリクエストをバッファするリクエストバッ
ファ制御方式に関する。

藍惠弦韮 従来、この種のリクエストバッファ制御方式においては
、複数のプロセッサに対して１個の共用バッファを用意
して制御する第１の方式か、複数のプロセッサ対応に各
々専用のバッファを用意して制御する第２の方式を採用
することが多い。

第１の方式では、複数のプロセッサからのリクエストが
バッファ上で競合するので予めプロセッサに優先順位を
付したり、バッファをプロセッサ数に応じて各プロセッ
サが均等に使用できるようにする工夫をしている。

第２の方式では、複数のプロセッサからのリクエストが
バッファ上で競合することがないので、一部のプロセッ
サがシステム制御装置から切離し状態に設定されれば、
それに対応したバッファも使用中止するよう構成してい
る。

上述したリクエストバッファ制御方式において、第１の
方式では、プロセッサに優先順位を付けるので優先順位
の低いプロセッサの性能が低下するし、各プロセッサが
バッファを均等に使用できるようにすれば、自然に１プ
ロセツサのリクエストバッファ量は少なくなってしまう
。従って、システムに接続するプロセッサの数を増加し
ても性能が比例して上ることは期待できない。

また、第２の方式では逆に接続状態のプロセッサの一部
がシステム制御装置から切離し状態になったとき、対応
バッファも使用中止になるために性能が比例して低下し
てしまう０以上のように従来技術にはプロセッサ性能／
システム性能を低下させるという大きな欠点がある。

九匪座ｌ預 本発明の目的は、プロセッサの性能及びシステム性能を
向上可能なリクエストバッファ制御方式を提供すること
である。

発明の構成 本発明によれば、複数のプロセッサと、主記憶と、前記
プロセッサの各々から前記主記憶に対するリクエスト及
び前記プロセッサの各々と前記主記憶との間のデータ転
送を制御するシステム制御装置におけるリクエストバッ
ファ制御方式であって、前記プロセッサの各々に対応し
て設けられ対応プロセッサからのリクエストを夫々バッ
ファするための複数のリクエストバッファと、前記プロ
セッサのうち前記システム制御装置から切離されたプロ
セッサの有無を示す構成制御手段とを設け、切離し状態
のプロセッサが存在するとき、当該プロセッサに対応し
たリクエストバッファを他のプロセッサの対応リクエス
トバッファに付加して使用するよう制御することを特徴
とするリクエストバッファ制御方式が得られる。

尺腹」 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。本
発明によるリクエストバッファ制御方式を実施するシス
テム制御装置１は、プロセッサ３及びシステム制御装置
１の各構成状態を管理する構成制御レジスタ１０１と、
プロセッサ２からのリクエストをバッファするリクエス
トバッファ１１１と、構成制御レジスタ１０１の内容に
従いプロセッサ２及び３からのリクエストのいずれかを
選択するセレクタ１２３と、その選択されたリクエスト
をバッファするリクエストバッファ１１２とを含んでい
る。

また、本発明の実施例のシステム制御装置１は、プロセ
ッサ２からのリクエストのシステム制御装置１における
バッファ状態を管理するアドレスカウンタ１３１と、プ
ロセッサ３からのリクエストのシステム制御装置１にお
けるバッファ状態を管理するアドレスカウンタ１３２と
、リクエストバッファ１１１の書込み指示／書込みアド
レス／続出しアドレスを出力するセレクタ１２１と、リ
クエストバッファ１１２の書込み指示／書込みアドレス
／続出しアドレスを出力するセレクタ１２２と、プロセ
ッサ２からのリクエストをリクエスト送出制御部１５１
に送るためのセレクタ１２４と、プロセッサ２及び３か
らのリクエストがあったことを送出制御部１５１に通知
するためのリクエストフラグ１４１　、１４２と、プロ
セッサ２及び３からのリクエストをを受取り、これを解
読し、主記憶４に対してリクエストを出すためのリクエ
スト送出制御部１５１とを含む。

第１図において、２００〜２０６は夫々リクエスト制御
信号、２０７はセレクト信号であり、２０８　、２０９
は夫々リクエスト指示信号である。また、２１０゜２１
１は夫々リクエスト通知信号であり、２１２　、２１３
は夫々リクエスト受付信号である。更に２１４〜２１６
は夫々アドレス信号であり、２１７　、２１８は夫々リ
クエストバッファ制御信号である。

第１図において、システム制御装置１はプロセッサ２及
び３から主記憶４に対するリクエスト処理及びプロセッ
サ３のシステム上の構成を制御できるようになっている
。

プロセッサ２及び３は夫々処理に応じてシステム制御装
置１に対してリクエスト（主記憶４の書込み、読出し）
を出す、このためプロセッサ２及び３から夫々リクエス
ト指示信号２０８　、２０９及びリクエストコード（リ
クエストの種類指定）、リクエストアドレス（主記憶４
上のアドレス）、リクエストデータ〈書込みデータ）が
各々リクエスト制御信号２００　、２０１を用いてシス
テム制御装置１に送られる。

また、プロセッサ３は構成制御レジスタ１０１により接
続状態又は切離し状態に設定される。この構成制御レジ
スタ１０１はソフトウェアによりその設定内容が制御可
能となっているものとし、構成制御レジスタ１０１はソ
フトウェア制御下の１ビツトレジスタであり、′０”の
ときプロセッサ３を切離し状態に設定し、１″のときプ
ロセッサ３を接続状態に設定する。構成制御レジスタ１
０１の出力はセレクト信号２０７によりセレクタ１２１
　、１２２　、１２３　、１２４に夫々入力される。

セレクタ１２３はプロセッサ２及び３からのリクエスト
コード／アドレス／データを入力とし、構成制御レジス
タ１０１が１ｎのときプロセッサ３からのリクエストコ
ード／アドレス／データを、“ＯＮのときプロセッサ２
からのリクエストコード／アドレス／データを夫々出力
し、リクエスト制御信号２０２を用いてリクエストバッ
ファ１１２に入力する。

リクエストフラグ１４１　、１４２は夫々プロセッサ２
．３からのリクエスト指示信号２０８　、２０９を受け
てリクエスト送出制御部１５１に各々リクエスト通知信
号２１０　、２１１を用いてリクエストがあったことを
通知するためのフリップフロップである。

アドレスカウンタ１３１は、プロセッサ２からのリクエ
ストのシステム制御装置１におけるバッファ状態を管理
するアドレスカウンタであり、夫々４ビツトの書込み用
−へレジスタ、読出し用ＲＡレジスタで構成され、様は
プロセッサ２からのリクエスト指示信号２０８で＋１さ
れる。またＲ＾はリクエスト送出制御部１５１からのプ
ロセッサ２のリクエスト受付可信号２１２で＋１される
。アドレスカウンタ１３１の出力はアドレス信号２１４
　、２１６によりセレクタ１２１　、１２２及び１２４
に夫々入力される。

アドレスカウンタ１３２はプロセッサ３からのリクエス
トのシステム制御部ｒｊ１１におけるバッファ状態を管
理するためのカウンタであり、夫々３ビツトの書込み用
−Ｂレジスタ、読出し用Ｒｅレジスタで構成される。　
ＷＢはプロセッサ３からのリクエスト指示信号２０９で
＋１され、ＲＢはリクエスト送出制御部１５１からのプ
ロセッサ３のリクエスト受付は可信号２１３で＋１され
る。アドレスカウンタ１３２の出力はアドレス信号２１
５によりセレクタ１２２に入力される。

セレクタ１２１はリクエストバッファ１１１の書込み指
示／書込みアドレス／続出しアドレスを出力するセレク
タであり、そ選択内容は第２図で示される。セレクタ１
２２はリクエストバッファ１１２の書込み指示／書込み
アドレス／読出しアドレスを出力するセレクタであり、
その選択内容は第３図で示される。

リクエストバッファ１１１および１１２はリクエストコ
ード／アドレス／データを１ワードとして最大８ワード
までバッファすることができるリクエストバッファで、
リクエストバッファ１１１はリクエスト制御信号２００
により送られてくるプロセッサ２からのリクエストコー
ド／アドレス／データを、セレクタ１２１からアドレス
信号２１７により出力される書込み指示と書込みアドレ
スに従ってバッファし、セレクタ１２１から出力される
読出しアドレスで指定された内容をリクエスト制御信号
２３０を用いてセレクタ１２４に出力する。

リクエストバッファ１１２はセレクタ１２３で選択され
、リクエスト制御信号２０２により送られてくるプロセ
ッサ２又は３からのリクエストコード／アドレス／デー
タをセレクタ１２２からリフニス上バッファ制御信号２
１８により出力される書込み指示と書込みアドレスに従
ってバッファし、セレクタ１２２から出力される読出し
アドレスで指定された内容をリクエスト制御信号２０４
を用いてセレクタ１２４及びリクエスト送出制御部１５
１に出力する。

セレクタ１２４はプロセッサ２からのリクエストコード
／アドレス／データをリクエスト制御信号２０５を用い
てリクエスト送出制御部１５１に送るためのセレクタで
あり、リクエストバッファ１１１゜１１２の出力を入力
とし、第４図のごとく選択出力する。

リクエスト送出制御部１５１は主記憶４とのインタフェ
ースを持ち、プロセッサ２．３からのリクエストを受取
り、これを解読して主記憶４に対してリクエスト制御信
号２０６を用いてリクエストを出すための制御部であり
、リクエストフラグ１４１又は１４２よりリクエスト通
知信号２１０．２１１を受取ると、リクエスト受付可能
状態を待ち、受付可能状態になると、対応しなリクエス
ト受付可信号２１２　、２１３をアドレスカウンタ１３
１　、１３２に送るとともに、セレクタ１２４の出力又
はリクエストバッファ１１２の出力を取込む。

以上の構成とすることにより、構成制御レジスタ１０１
が“１”であってシステム運転状態にあるとき、プロセ
ッサ２からのリクエストはリクエストバッファ１１１の
ワード０，１，２．・・・、７に、プロセッサ３からの
リクエストはリクエストバッファ１１２のワード０，１
．２．・・・、７に夫々バッファされる。一方、構成制
御レジスタ１０１が“１”から“０”に移行すると、プ
ロセッサ３が切離し状態になり、プロセッサ２からのリ
クエストだけが、リクエストバッファ１１１のワード０
，１．２゜・・・、７及びリクエストバッファ１１２の
ワード０゜１．２．・・・、７にこの順番にバッファさ
れ、プロセッサ２のリクエストバッファが１６ワード構
成で使用できることになる。

及ニレと先玉 以上説明したように本発明によれば、切離し状態にされ
たプロセッサに対応したリクエストバッファを接続状態
にあるプロセッサのリクエストバッファに付加して容量
を増加させることにより、接続状態にあるプロセッサか
らのリクエストを大量にバッファすることが可能となり
、一部のプロセッサが切離されても残されたプロセッサ
の主記憶に対するリクエスト性能を向上させることによ
り、システムの性能の低下を少なくすることができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図はセレク
タ１２１の選択信号と出力との関係を示す図、第３図は
セレクタ１２２の選択信号と出力との関係を示す図、第
４図はセレクタ１２４の選択信号と出力との関係を示す
図である。 主要部分の符号の説明 １・・・・・・システム制御装置 ２．３・・・・・・プロセッサ ４・・・・・・主記憶 １０１・・・・・・構成制御レジスタ １１１　、１１２・・・・・・リクエストバッファ１２
１〜１２４・・・・・・セレクタ １５１・・・・・・リクエスト送出制御部出願人　日本
電気株式会社（外１名）

Claims (1)

【特許請求の範囲】
1. （１）複数のプロセッサと、主記憶と、前記プロセッサ
   の各々から前記主記憶に対するリクエスト及び前記プロ
   セッサの各々と前記主記憶との間のデータ転送を制御す
   るシステム制御装置におけるリクエストバッファ制御方
   式であって、前記プロセッサの各々に対応して設けられ
   対応プロセッサからのリクエストを夫々バッファするた
   めの複数のリクエストバッファと、前記プロセッサのう
   ち前記システム制御装置から切離されたプロセッサの有
   無を示す構成制御手段とを設け、切離し状態のプロセッ
   サが存在するとき、当該プロセッサに対応したリクエス
   トバッファを他のプロセッサの対応リクエストバッファ
   に付加して使用するよう制御することを特徴とするリク
   エストバッファ制御方式。