JPS60218149A - Ｄｍａモ−ドコントロ−ル装置 - Google Patents
Ｄｍａモ−ドコントロ−ル装置Info
- Publication number
- JPS60218149A JPS60218149A JP7460484A JP7460484A JPS60218149A JP S60218149 A JPS60218149 A JP S60218149A JP 7460484 A JP7460484 A JP 7460484A JP 7460484 A JP7460484 A JP 7460484A JP S60218149 A JPS60218149 A JP S60218149A
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- JP
- Japan
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- dma
- mode
- control part
- bus
- word
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、ＤＭＡデータ転送を扱うコンピュータシステ
ムにおいて１ワードモードかバーストモードかのモード
選択を行なうＤＭＡモードコントロール装置に関する。
ムにおいて１ワードモードかバーストモードかのモード
選択を行なうＤＭＡモードコントロール装置に関する。
〈技術的背景と問題点〉
コンピュータシステムにおいて、ＣＰＵ（中 、。
央処理装置）に多数の負荷が結合されている場合、情報
伝送や情報処理の速度は、負荷の状態 □を考慮して誓
上の検討やシミュレーションを行ないつつシステム設計
時に一応決められる。と □ころが、現実には負荷の特
性が的確に把握できなかったシ負荷どおしのかねあいが
あるなど複雑な処理のからみ合いが生じ、システム設計
時に最適速度を組込むのは非常にむつかしい。し九がっ
て、実際には最終段階のシステム総合試験時に各々のシ
ステム毎に最適速度の調整を行なって、システムの処理
能力を上げるようにしている。
伝送や情報処理の速度は、負荷の状態 □を考慮して誓
上の検討やシミュレーションを行ないつつシステム設計
時に一応決められる。と □ころが、現実には負荷の特
性が的確に把握できなかったシ負荷どおしのかねあいが
あるなど複雑な処理のからみ合いが生じ、システム設計
時に最適速度を組込むのは非常にむつかしい。し九がっ
て、実際には最終段階のシステム総合試験時に各々のシ
ステム毎に最適速度の調整を行なって、システムの処理
能力を上げるようにしている。
この最適速度の調整を行なう場合、システム □のハー
ドウェアを変更しようとすると、システム毎の変更にな
シまたコストや納期などの点か □、−５ら非現実的な
対応となってしまうので、専らソフトウェアの変更に依
存することになる。そして、ソフトウェアの変更に際し
ては、特に負荷となるＤＭＡデバイスをいかなる頻度で
アクセスするかが問題となる。すなわち、例えば第１図
に示す簡単なシステム構成において、ＣＰＵＩにＣＰＵ
バス２を通じて結合されるメモリ３や負荷、たとえばＤ
ＭＡデバイスＡ−？Ｂ及びプログラムＩ１０デバイス４
Ｃなど、がある場合、プログラムＩ１０デバイス４Ｃに
よるデータ転送に対し、ＤＭＡデバイスＡ又はＢによる
データ転送をいかなる頻度で行なうかが、速度の好適な
調整ひいてはシステム処理能力の向上のうえで問題とな
るのである。ここで、ＤＭＡデバイスはメモリへ直接デ
ータ転送できる装置、プログラムＩ１０デバイスはＣＰ
Ｕを経てメモリへデータ転送する装置を示す。
ドウェアを変更しようとすると、システム毎の変更にな
シまたコストや納期などの点か □、−５ら非現実的な
対応となってしまうので、専らソフトウェアの変更に依
存することになる。そして、ソフトウェアの変更に際し
ては、特に負荷となるＤＭＡデバイスをいかなる頻度で
アクセスするかが問題となる。すなわち、例えば第１図
に示す簡単なシステム構成において、ＣＰＵＩにＣＰＵ
バス２を通じて結合されるメモリ３や負荷、たとえばＤ
ＭＡデバイスＡ−？Ｂ及びプログラムＩ１０デバイス４
Ｃなど、がある場合、プログラムＩ１０デバイス４Ｃに
よるデータ転送に対し、ＤＭＡデバイスＡ又はＢによる
データ転送をいかなる頻度で行なうかが、速度の好適な
調整ひいてはシステム処理能力の向上のうえで問題とな
るのである。ここで、ＤＭＡデバイスはメモリへ直接デ
ータ転送できる装置、プログラムＩ１０デバイスはＣＰ
Ｕを経てメモリへデータ転送する装置を示す。
このようにして、ＤＭＡデバイスのアクセス頻度が問題
となるのであるが、ここでＤＭＡデバイスに着目すると
ＤＭＡデバイスは第２図に説明するように、二種類に分
けられる。その一つは、バーストモードのデバイスでア
）、大量の情報をひとまとめにして一度に転送するもの
で、第２図（ａ）のように数ワードを一割して転送する
ものである。このバーストモードでは大量データの一割
転送が可能であるが、その間ＣＰＵパスを占有してしま
うので他のデバイスに待チを作ってし゛まり。他の一つ
は、１ワードモードのデバイスであシ、１ワード転送毎
にバス占有権を離して分割して第２図（ｂ）のように転
送するものである。この１ワードモードでは、分割転送
であるのでデータ転送が完了するまでに時間がかかる。
となるのであるが、ここでＤＭＡデバイスに着目すると
ＤＭＡデバイスは第２図に説明するように、二種類に分
けられる。その一つは、バーストモードのデバイスでア
）、大量の情報をひとまとめにして一度に転送するもの
で、第２図（ａ）のように数ワードを一割して転送する
ものである。このバーストモードでは大量データの一割
転送が可能であるが、その間ＣＰＵパスを占有してしま
うので他のデバイスに待チを作ってし゛まり。他の一つ
は、１ワードモードのデバイスであシ、１ワード転送毎
にバス占有権を離して分割して第２図（ｂ）のように転
送するものである。この１ワードモードでは、分割転送
であるのでデータ転送が完了するまでに時間がかかる。
こうして、ｌ）ＭＡデバイスのアクセスの頻度を考慮す
る場合、ＤＭＡデバイスの種類に応じたアクセス、すな
わちバーストモードと１ワードモードの各々の特徴を生
かしたアクセス、が必要になる。この場合、ＤＭＡデバ
イスのハードウェアを変更してアクセスを容易すること
も考えられるが、ＤＭＡデバイスのハードウェアも設計
段階で決定され、その後の変更は改造・作シ直しとなっ
て非現実的である。
る場合、ＤＭＡデバイスの種類に応じたアクセス、すな
わちバーストモードと１ワードモードの各々の特徴を生
かしたアクセス、が必要になる。この場合、ＤＭＡデバ
イスのハードウェアを変更してアクセスを容易すること
も考えられるが、ＤＭＡデバイスのハードウェアも設計
段階で決定され、その後の変更は改造・作シ直しとなっ
て非現実的である。
〈発明の目的〉
３一
本発す」は、上述の問題に鑑みシステムやＤＭＡデバイ
スのハードウェアの変更を行なわず、１仏デバイスのア
クセス頻度を好適に行ないシステムの処理能力を向上さ
せたＤＭＡモードコントロール装置の提供を目的とする
。
スのハードウェアの変更を行なわず、１仏デバイスのア
クセス頻度を好適に行ないシステムの処理能力を向上さ
せたＤＭＡモードコントロール装置の提供を目的とする
。
〈発明の概要〉
かかる目的を達成する丸めの不発明の概要は、前もって
仕事の内容（負荷状態）や優先度に対応してバーストモ
ードにするか又は１ワードモードにするかを決めてメモ
リ内に記憶させておき、入力された信号をみてＣＰＵは
制御命令を発してバーストモード又は１ワードモードの
アクセスを行なう機能を有することにある。
仕事の内容（負荷状態）や優先度に対応してバーストモ
ードにするか又は１ワードモードにするかを決めてメモ
リ内に記憶させておき、入力された信号をみてＣＰＵは
制御命令を発してバーストモード又は１ワードモードの
アクセスを行なう機能を有することにある。
〈実施例〉
第３図はＤＭＡモードコントロール装置の実施例を示す
。第３図において、ＣＰＵｌ０につなカルテータ、アド
レス、コントロールノ各バスからなるＣＰＵバス１１に
は、メモリ１２の他、ＤＭＡコントローラ制御部１３、
バス占有権コントロール部１４、転送データバッファ部
１５４− が結合されている。また、転送データバッファ部１５は
、ＤＭＡのバッファであるので、ＤＭＡ用の外部記憶装
置又は伝送装置（ＤＭＡデバイス）１６に接続される。
。第３図において、ＣＰＵｌ０につなカルテータ、アド
レス、コントロールノ各バスからなるＣＰＵバス１１に
は、メモリ１２の他、ＤＭＡコントローラ制御部１３、
バス占有権コントロール部１４、転送データバッファ部
１５４− が結合されている。また、転送データバッファ部１５は
、ＤＭＡのバッファであるので、ＤＭＡ用の外部記憶装
置又は伝送装置（ＤＭＡデバイス）１６に接続される。
ＤＭＡコントローラ制御部１３とバス占有権コントロー
ル部１４との間、及びバス占有権コントロール部１４と
転送データバッファ部１５との間はＣＰＵバス１１以外
のルートでそれぞれ接続される。
ル部１４との間、及びバス占有権コントロール部１４と
転送データバッファ部１５との間はＣＰＵバス１１以外
のルートでそれぞれ接続される。
このようなブロックにおいて、ｃｐｕｉｏからの制御命
令がＤＭＡコントローラ制御部１３に送出されると、Ｄ
ＭＡコントローラ制御部１３では制御命令に基づきバー
ストモードか１ワードモードかのモード切替えが行なわ
れる。このモード切替えＫよる選択信号は、ＤＭＡコン
トローラ制御部１３からバス占有権コントロール部１４
に送出され、バス占有権コントロール部１４ではバース
トモードやエワードモードに応じたデータ転送のバス占
有許可のタイミングをとる。そして、タイミングコント
ロール信号がバス占有権コントロール部１４から転送デ
ータバッファ部１５に送出されることにより、そのタイ
ミングでしかも１ワードかバーストかのモードによシメ
モリ１２とＤＭＡデノ（イス１６との間のＤＭＡデータ
転送が行なわれる。
令がＤＭＡコントローラ制御部１３に送出されると、Ｄ
ＭＡコントローラ制御部１３では制御命令に基づきバー
ストモードか１ワードモードかのモード切替えが行なわ
れる。このモード切替えＫよる選択信号は、ＤＭＡコン
トローラ制御部１３からバス占有権コントロール部１４
に送出され、バス占有権コントロール部１４ではバース
トモードやエワードモードに応じたデータ転送のバス占
有許可のタイミングをとる。そして、タイミングコント
ロール信号がバス占有権コントロール部１４から転送デ
ータバッファ部１５に送出されることにより、そのタイ
ミングでしかも１ワードかバーストかのモードによシメ
モリ１２とＤＭＡデノ（イス１６との間のＤＭＡデータ
転送が行なわれる。
モードの選択、すなわちバーストによるか１ワードによ
るかは、システム処理時）（スの状態、負荷の優先順位
などをみてＣＰＩ）１０が決定する。
るかは、システム処理時）（スの状態、負荷の優先順位
などをみてＣＰＩ）１０が決定する。
したがって、ＣＰＵｌ０はバスや負荷を管理する必要が
ある。たとえば、バスの空きをみこして短時間処理の丸
めバーストモードによるデータ転送を行ない、ＤＭＡが
同時に起動されたとき、優先順位が低い場合には複数の
ＤＭＡデバイスを順に１ワードモードでアクセスするな
どである。こうして、バーストモード及び１ワード七−
ドの特長を生かして組合わせ、ＤＭＡデノ（イスのアク
セスを管理できたので、システム処理状態をみながらシ
ステムの処理能力を向上させることができる。
ある。たとえば、バスの空きをみこして短時間処理の丸
めバーストモードによるデータ転送を行ない、ＤＭＡが
同時に起動されたとき、優先順位が低い場合には複数の
ＤＭＡデバイスを順に１ワードモードでアクセスするな
どである。こうして、バーストモード及び１ワード七−
ドの特長を生かして組合わせ、ＤＭＡデノ（イスのアク
セスを管理できたので、システム処理状態をみながらシ
ステムの処理能力を向上させることができる。
〈発明の効果〉
以上の如く本発明によれば、）１−ドウエアの変更を伴
わずにシステム最終調整時にソフトウェアの変更のみで
・ＤＭＡ転送モードが変更できてシステム処理能力の向
上が図れ、よってＣＰＵバスの負荷率がよくなシまたＤ
ＭＡデバイス等の負荷の処理待ちが少なくなり、また転
送モードが使用目的に合わせて選択できるのでシステム
処理の応用範囲が広くなる。
わずにシステム最終調整時にソフトウェアの変更のみで
・ＤＭＡ転送モードが変更できてシステム処理能力の向
上が図れ、よってＣＰＵバスの負荷率がよくなシまたＤ
ＭＡデバイス等の負荷の処理待ちが少なくなり、また転
送モードが使用目的に合わせて選択できるのでシステム
処理の応用範囲が広くなる。
第１図は従来のシステムの簡単な一例を示す構成図、第
２図はＤＭＡモードのタイミングチャートで、第２図（
ａ）はバーストモードの場合、第２図（ｂ）は１ワード
モードの場合、第３図は本発明のＤＭＡモードコントロ
ール装置の一例のブロック図である。 図 中、 １０はＣＰＵ。 １３はＤＭＡコントローラ制御部、 １４はバス占有権コントロール部、 １５紘転送デ一タバツフア部である。 ′ へ ９ 城 派 派
２図はＤＭＡモードのタイミングチャートで、第２図（
ａ）はバーストモードの場合、第２図（ｂ）は１ワード
モードの場合、第３図は本発明のＤＭＡモードコントロ
ール装置の一例のブロック図である。 図 中、 １０はＣＰＵ。 １３はＤＭＡコントローラ制御部、 １４はバス占有権コントロール部、 １５紘転送デ一タバツフア部である。 ′ へ ９ 城 派 派
Claims (1)
- ＣＰＵからの制御命令に基づｌｋｌワードモードかバー
ストモードかのモード切替を行なうＤＭＡコントローラ
制御部と、このＤＭＡコントローラ制御部からの選択信
号に基づきデータ転送のバス占有タイミングをとるパス
占有権コントロール部ト、このバス占有権コントロール
部からのタイミングコントロール（１号に基づき所望の
ＤＭＡデータ転送を行なう転送データバッファ部とを有
するＤＭＡモートーントロール装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7460484A JPS60218149A (ja) | 1984-04-13 | 1984-04-13 | Ｄｍａモ−ドコントロ−ル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7460484A JPS60218149A (ja) | 1984-04-13 | 1984-04-13 | Ｄｍａモ−ドコントロ−ル装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60218149A true JPS60218149A (ja) | 1985-10-31 |
Family
ID=13551930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7460484A Pending JPS60218149A (ja) | 1984-04-13 | 1984-04-13 | Ｄｍａモ−ドコントロ−ル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60218149A (ja) |
-
1984
- 1984-04-13 JP JP7460484A patent/JPS60218149A/ja active Pending
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