JPH02104048A - パラレルインタフェース回路 - Google Patents
パラレルインタフェース回路Info
- Publication number
- JPH02104048A JPH02104048A JP63256223A JP25622388A JPH02104048A JP H02104048 A JPH02104048 A JP H02104048A JP 63256223 A JP63256223 A JP 63256223A JP 25622388 A JP25622388 A JP 25622388A JP H02104048 A JPH02104048 A JP H02104048A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- data latch
- circuit
- parallel interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012790 confirmation Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパラレルインタフェース回路に関する。
従来、この種のパラレルインタフェース回路は、受信デ
ータを確認せずにデータ要求信号を出力し、データの受
信を行なっていた。
ータを確認せずにデータ要求信号を出力し、データの受
信を行なっていた。
上述した従来のパラレルインタフェース回路は、受信デ
ータを確認せずにデータ要求信号を出力し、データ受信
を行なう為に誤ったデータを受信してしまうという欠点
があった。
ータを確認せずにデータ要求信号を出力し、データ受信
を行なう為に誤ったデータを受信してしまうという欠点
があった。
本発明のパラレルインタフェース回路は、受信データの
正誤を判断する為に、上位からのデータラッチ信号又は
制御部からのデータラッチ信号によりデータをラッチす
る第一のデータラッチ回路と、第一のデータラッチ回路
の出力を制御部からのデータラッチ信号によりラッチす
る第二のデータラッチ回路と、第一のデータラッチ回路
及び第二のデータラッチ回路の出力を比較する比較回路
と、比較回路の出力により受信データの正誤を判断し上
位にデータ要求信号を出力する制御部とを有している。
正誤を判断する為に、上位からのデータラッチ信号又は
制御部からのデータラッチ信号によりデータをラッチす
る第一のデータラッチ回路と、第一のデータラッチ回路
の出力を制御部からのデータラッチ信号によりラッチす
る第二のデータラッチ回路と、第一のデータラッチ回路
及び第二のデータラッチ回路の出力を比較する比較回路
と、比較回路の出力により受信データの正誤を判断し上
位にデータ要求信号を出力する制御部とを有している。
次に本発明の一実施例について図面を参照して説明する
。
。
上位パラレルインタフェースｌからの受信データ１０は
、上位パラレルインタフェース１から出力される第一デ
ータラッチ信号６により、第一データラッチ回路２にラ
ッチされる。この第一データラッチ信号６は、送信信号
１１として制御部５に入力される。制御部５は送信信号
１１を確認すると第二データラッチ信号７を出力する。
、上位パラレルインタフェース１から出力される第一デ
ータラッチ信号６により、第一データラッチ回路２にラ
ッチされる。この第一データラッチ信号６は、送信信号
１１として制御部５に入力される。制御部５は送信信号
１１を確認すると第二データラッチ信号７を出力する。
第二デークラッチ回路３は第二データラッチ信号７によ
り、第一データラッチ回路２の出力をラッチする。
り、第一データラッチ回路２の出力をラッチする。
制御部５は、第一データラッチ信号６を出力し、第一デ
ータラッチ回路２に再び受信データ１０をラッチさせる
。比較回路４は第一データラッチ回路２の出力と第二デ
ータラッチ回路３の出力とを比較し、同一データであれ
ばデータ確認信号８を制御部５に出力する。制御部５は
データ確認信号８により受信データ１０が正しいデータ
であると判断し、上位パラレルインタフェース１にデー
タ要求信号９を出力し、次の受信を行う。また比較回路
４は第一データラッチ回路２の出力と第二データラッチ
回路３の出力とが同一でない時は、データ確認信号８を
出力しない。
ータラッチ回路２に再び受信データ１０をラッチさせる
。比較回路４は第一データラッチ回路２の出力と第二デ
ータラッチ回路３の出力とを比較し、同一データであれ
ばデータ確認信号８を制御部５に出力する。制御部５は
データ確認信号８により受信データ１０が正しいデータ
であると判断し、上位パラレルインタフェース１にデー
タ要求信号９を出力し、次の受信を行う。また比較回路
４は第一データラッチ回路２の出力と第二データラッチ
回路３の出力とが同一でない時は、データ確認信号８を
出力しない。
制御部５はデータ確認信号８が出力されない場合は、第
二データラッチ信号７を出力し、第一データラッチ回路
２の出力を第二データラッチ回路３にう、チさせる。次
に第一データラッチ信号６を出力し、受信データ１０を
第一データラッチ回路２にラッチさせる。このようにし
て制御部５は比較回路４からデータ確認信号８が出力さ
れるまでとの動作を繰り返し、受信データ１０を正しい
受信データと判断するまでデータ要求信号９を上位パラ
レルインタフェースに出力しない。
二データラッチ信号７を出力し、第一データラッチ回路
２の出力を第二データラッチ回路３にう、チさせる。次
に第一データラッチ信号６を出力し、受信データ１０を
第一データラッチ回路２にラッチさせる。このようにし
て制御部５は比較回路４からデータ確認信号８が出力さ
れるまでとの動作を繰り返し、受信データ１０を正しい
受信データと判断するまでデータ要求信号９を上位パラ
レルインタフェースに出力しない。
以上のような動作を行なうことにより、上位パラレルイ
ンタフェース１と第一データラッチ回路２の間や、第一
データラッチ回路２と第二データラッチ回路３との間で
受信データ上に一瞬の変化があって誤った受信データを
ラッチしてしまっても正い受信データのみを受信するこ
とができる。
ンタフェース１と第一データラッチ回路２の間や、第一
データラッチ回路２と第二データラッチ回路３との間で
受信データ上に一瞬の変化があって誤った受信データを
ラッチしてしまっても正い受信データのみを受信するこ
とができる。
以上説明したように、本発明は受信データを時分割にラ
ッチし比較判断することにより、誤った受信データを受
信してしまうことを防止できるという効果がある。
ッチし比較判断することにより、誤った受信データを受
信してしまうことを防止できるという効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・・・・上位パラレルインタフェース、２・・・
・・・第一データラッチ回路、３・・・・・・第二デー
タラッチ回路、４・・・・・・比較回路、５・・・・・
・制御部、６・・・・・・第一データラッチ信号、７・
・・・・・第二データラッチ信号、８・・・・・・デー
タ確認信号、９・・・・・・データ要求信号、１０・・
・・・・受信データ、１１・・・・・・送信信号。 代理人 弁理士 内 原 音
・・・第一データラッチ回路、３・・・・・・第二デー
タラッチ回路、４・・・・・・比較回路、５・・・・・
・制御部、６・・・・・・第一データラッチ信号、７・
・・・・・第二データラッチ信号、８・・・・・・デー
タ確認信号、９・・・・・・データ要求信号、１０・・
・・・・受信データ、１１・・・・・・送信信号。 代理人 弁理士 内 原 音
Claims (1)
- 上位装置からのデータラッチ信号又は制御部からのデー
タラッチ信号により受信データをラッチする第一のデー
タラッチ回路と、前記第一のデータラッチ回路にラッチ
された受信データを制御部からのデータラッチ信号によ
りラッチする第二のデータラッチ回路と、前記第一およ
び第二のデータラッチ回路の出力を比較する比較回路と
、前記比較回路からの出力により受信データの正誤を判
断し前記上位装置にデータ要求信号を出力する制御部と
を有することを特徴とするパラレルインタフェース回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63256223A JPH02104048A (ja) | 1988-10-11 | 1988-10-11 | パラレルインタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63256223A JPH02104048A (ja) | 1988-10-11 | 1988-10-11 | パラレルインタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02104048A true JPH02104048A (ja) | 1990-04-17 |
Family
ID=17289644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63256223A Pending JPH02104048A (ja) | 1988-10-11 | 1988-10-11 | パラレルインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02104048A (ja) |
-
1988
- 1988-10-11 JP JP63256223A patent/JPH02104048A/ja active Pending
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