JPH0441383B2 - - Google Patents
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- Publication number
- JPH0441383B2 JPH0441383B2 JP59196119A JP19611984A JPH0441383B2 JP H0441383 B2 JPH0441383 B2 JP H0441383B2 JP 59196119 A JP59196119 A JP 59196119A JP 19611984 A JP19611984 A JP 19611984A JP H0441383 B2 JPH0441383 B2 JP H0441383B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- circuit
- data read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、割込み信号を用いたコンピユータシ
ステムに使用するデジタル信号入力用のインター
フエース装置に関する。
ステムに使用するデジタル信号入力用のインター
フエース装置に関する。
第３図は割込み信号を用いるデジタル回路用イ
ンタフエース装置の従来例のブロツク図である。
以下、この従来例の動作を第４図のタイムチヤー
トを参照して説明する。
ンタフエース装置の従来例のブロツク図である。
以下、この従来例の動作を第４図のタイムチヤー
トを参照して説明する。
さて、時刻t1に入力信号SI1の状態が変化する
と、状態変化検出回路２１から検出信号がオア回
路２３に出力され、さらにこの検出信号がフリツ
プフロツプ２４のセツト入力端子Ｓに入力して、
フリツプフロツプ２４の出力端子Ｑから割込み信
号SINTが出力される。この割込み信号SINTを受信
した外部装置が割込みリセツト信号SIRをフリツ
プフロツプ２４のリセツト端子Ｒに出力した後、
時刻t2にデータ読出し信号SRを出力すると、この
データ読出し信号SRはバツフア２５，２６のイネ
ーブル信号として働き、出力信号Sp1，Sp2が読出
されていた。
と、状態変化検出回路２１から検出信号がオア回
路２３に出力され、さらにこの検出信号がフリツ
プフロツプ２４のセツト入力端子Ｓに入力して、
フリツプフロツプ２４の出力端子Ｑから割込み信
号SINTが出力される。この割込み信号SINTを受信
した外部装置が割込みリセツト信号SIRをフリツ
プフロツプ２４のリセツト端子Ｒに出力した後、
時刻t2にデータ読出し信号SRを出力すると、この
データ読出し信号SRはバツフア２５，２６のイネ
ーブル信号として働き、出力信号Sp1，Sp2が読出
されていた。
上述した従来のインタフエース装置では、時刻
t2に入力信号SI2の状態が変化し、変化後の入力
信号SI2にしたがつて出力信号Sp2が読出されたも
のとすると、入力信号SI2の状態変化に基づいて
割込み信号SINT、割込みリセツト信号SIRおよびデ
ータ読出し信号SRが発生し、時刻t2に読出された
出力信号Sp1，Sp2が時刻t3に再び読出されてしま
うという無駄な動作を生じる欠点があつた。
t2に入力信号SI2の状態が変化し、変化後の入力
信号SI2にしたがつて出力信号Sp2が読出されたも
のとすると、入力信号SI2の状態変化に基づいて
割込み信号SINT、割込みリセツト信号SIRおよびデ
ータ読出し信号SRが発生し、時刻t2に読出された
出力信号Sp1，Sp2が時刻t3に再び読出されてしま
うという無駄な動作を生じる欠点があつた。
本発明の目的は、データの読出しと同時に入力
信号が変化しても、同じデータの読出しを２度く
り返すという無駄な動作を生じないインタフエー
ス装置を提供することにある。
信号が変化しても、同じデータの読出しを２度く
り返すという無駄な動作を生じないインタフエー
ス装置を提供することにある。
〔問題を解決するための手段〕
本発明のインタフエース装置は、第１の入力信
号を第１のラツチ回路の入力端と第１の比較回路
の一方の入力端とに接続し、第１のラツチ回路の
出力端を第１のバツフアの入力端と第１の比較回
路の他方の入力端とに接続し、第２の入力信号を
第２のラツチ回路の入力端と第２の比較回路の一
方の入力端とに接続し、第２のラツチ回路の出力
端を第２のバツフアの入力端と第２の比較回路の
他方の入力端とに接続し、第１、第２のラツチ回
路と第１、第２のバツフアをデータ読出し信号に
よつて制御し、第１、第２のバツフアの出力端を
それぞれ第１、第２の出力信号とし、第１、第２
の比較回路の出力端をオア回路の入力端に接続
し、このオア回路の出力端から割込み信号を得る
ように構成されている。
号を第１のラツチ回路の入力端と第１の比較回路
の一方の入力端とに接続し、第１のラツチ回路の
出力端を第１のバツフアの入力端と第１の比較回
路の他方の入力端とに接続し、第２の入力信号を
第２のラツチ回路の入力端と第２の比較回路の一
方の入力端とに接続し、第２のラツチ回路の出力
端を第２のバツフアの入力端と第２の比較回路の
他方の入力端とに接続し、第１、第２のラツチ回
路と第１、第２のバツフアをデータ読出し信号に
よつて制御し、第１、第２のバツフアの出力端を
それぞれ第１、第２の出力信号とし、第１、第２
の比較回路の出力端をオア回路の入力端に接続
し、このオア回路の出力端から割込み信号を得る
ように構成されている。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例に係るインタフエー
ス装置のブロツク図である。ラツチ回路１１，１
２は外部装置からデータ読出し信号SRを入力する
と、それぞれ入力信号SI1，SI2を保持する。バツ
フア１３，１４は外部装置からデータ読出し信号
SRを入力すると、それぞれラツチ回路１１，１２
が保持した内容を出力信号Sp1，Sp2として外部装
置に出力する。比較回路１５，１６はそれぞれ入
力信号SI1とラツチ回路１１の出力信号、入力信
号SI2とラツチ回路１２の出力信号を入力して比
較し、両者のレベルが等しい場合にローレベル
の、異なる場合にハイレベルの信号を出力する。
オア回路１７は比較回路１５，１６の各出力信号
の論理和をとり、結果を割込み信号SINTとして出
力する。
ス装置のブロツク図である。ラツチ回路１１，１
２は外部装置からデータ読出し信号SRを入力する
と、それぞれ入力信号SI1，SI2を保持する。バツ
フア１３，１４は外部装置からデータ読出し信号
SRを入力すると、それぞれラツチ回路１１，１２
が保持した内容を出力信号Sp1，Sp2として外部装
置に出力する。比較回路１５，１６はそれぞれ入
力信号SI1とラツチ回路１１の出力信号、入力信
号SI2とラツチ回路１２の出力信号を入力して比
較し、両者のレベルが等しい場合にローレベル
の、異なる場合にハイレベルの信号を出力する。
オア回路１７は比較回路１５，１６の各出力信号
の論理和をとり、結果を割込み信号SINTとして出
力する。
以下、本実施例の動作を第２図のタイムチヤー
トを参照して説明する。
トを参照して説明する。
一例として、初期状態はラツチ回路の入力信号
と出力信号は同一レベルとする。即ち、ラツチ回
路１１の出力信号＝入力信号SI1、ラツチ回路１
２の出力信号＝入力信号SI2である。従つて、ラ
ツチ回路１１の出力信号と入力信号SI1を比較し
て不一致の場合にハイレベルとする比較回路１５
の出力はローレベルである。同様にラツチ回路１
２の出力信号と入力信号SI2を比較して不一致の
場合にハイレベルとする比較回路１６の出力はロ
ーレベルである。よつて比較回路１５，１６の出
力を入力とするオア回路１７の出力は、ローレベ
ルとなり、割込み通知状態の時にハイレベルとな
る割込み信号SINTはローレベルであり、外部装置
に割込み通知状態でないことを示す。
と出力信号は同一レベルとする。即ち、ラツチ回
路１１の出力信号＝入力信号SI1、ラツチ回路１
２の出力信号＝入力信号SI2である。従つて、ラ
ツチ回路１１の出力信号と入力信号SI1を比較し
て不一致の場合にハイレベルとする比較回路１５
の出力はローレベルである。同様にラツチ回路１
２の出力信号と入力信号SI2を比較して不一致の
場合にハイレベルとする比較回路１６の出力はロ
ーレベルである。よつて比較回路１５，１６の出
力を入力とするオア回路１７の出力は、ローレベ
ルとなり、割込み通知状態の時にハイレベルとな
る割込み信号SINTはローレベルであり、外部装置
に割込み通知状態でないことを示す。
また、外部装置からのデータ読出信号（アクテ
イブハイ）がローレベルとすると、バツフア１
３，１４の各出力Sp1，Sp2の状態は不定である。
イブハイ）がローレベルとすると、バツフア１
３，１４の各出力Sp1，Sp2の状態は不定である。
次に、時刻t4に入力信号SI1のレベルがハイレ
ベルに変化すると、ラツチ回路１１の出力信号
（ローレベル）と入力信号SI1（ハイレベル）の各
レベルが異なるので、比較回路１５はハイレベル
の信号を出力し、オア回路１７を経てハイレベル
の割込み信号SINTが外部装置に出力される。そし
て、外部装置が時刻t5にデータ読出し信号SR（ハ
イレベル）を出力すると、データ読出し信号SRの
立上りエツヂでラツチ回路１１，１２はそれぞれ
入力信号SI1，SI2を保持し、バツフア１３，１４
によつてデータ読出し信号SRがハイレベルの期間
にラツチ回路１１，１２の各出力信号を出力信号
Sp1，Sp2として出力し、外部装置に読出される。
また、ラツチ回路１１，１２がそれぞれ入力信号
SI1，SI2を保持したことにより、比較回路１５，
１６の各２入力のレベルがそれぞれ等しくなるの
で、時刻t5において割込み信号SINTはローレベル
に立下がる。
ベルに変化すると、ラツチ回路１１の出力信号
（ローレベル）と入力信号SI1（ハイレベル）の各
レベルが異なるので、比較回路１５はハイレベル
の信号を出力し、オア回路１７を経てハイレベル
の割込み信号SINTが外部装置に出力される。そし
て、外部装置が時刻t5にデータ読出し信号SR（ハ
イレベル）を出力すると、データ読出し信号SRの
立上りエツヂでラツチ回路１１，１２はそれぞれ
入力信号SI1，SI2を保持し、バツフア１３，１４
によつてデータ読出し信号SRがハイレベルの期間
にラツチ回路１１，１２の各出力信号を出力信号
Sp1，Sp2として出力し、外部装置に読出される。
また、ラツチ回路１１，１２がそれぞれ入力信号
SI1，SI2を保持したことにより、比較回路１５，
１６の各２入力のレベルがそれぞれ等しくなるの
で、時刻t5において割込み信号SINTはローレベル
に立下がる。
ところで、第２図のようにデータ読出し信号SR
が出力された時刻t5に入力信号SI2のレベルがロ
ーレベルに変化し、変化後のデータ読出し信号SR
に対し入力信号SI2（ローレベル）にしたがつて出
力信号Sp2が読出されても、データ読出し信号SR
を入力したラツチ回路１１，１２がそれぞれ入力
信号SI1，SI2を保持するので、比較回路１５，１
６の各２入力のレベルがそれぞれ等しくなり、時
刻t5に割込み信号SINTが立下がる。
が出力された時刻t5に入力信号SI2のレベルがロ
ーレベルに変化し、変化後のデータ読出し信号SR
に対し入力信号SI2（ローレベル）にしたがつて出
力信号Sp2が読出されても、データ読出し信号SR
を入力したラツチ回路１１，１２がそれぞれ入力
信号SI1，SI2を保持するので、比較回路１５，１
６の各２入力のレベルがそれぞれ等しくなり、時
刻t5に割込み信号SINTが立下がる。
一方、時刻t5において、入力信号SI2のレベル
がローレベルに変化し、その変化前にデータ読出
し信号SRの立上りがあると、ラツチ回路１２の出
力信号はハイレベルのままであり、入力信号SI2
がローレベルであるから比較回路１６の出力はハ
イ、即ち、オア回路１７を経由して割込み信号
SINTはハイレベルのままとなる。
がローレベルに変化し、その変化前にデータ読出
し信号SRの立上りがあると、ラツチ回路１２の出
力信号はハイレベルのままであり、入力信号SI2
がローレベルであるから比較回路１６の出力はハ
イ、即ち、オア回路１７を経由して割込み信号
SINTはハイレベルのままとなる。
以上により、外部装置が最新の入力信号SI1，
SI2の状態を読み出せば、割込み信号SINTはローレ
ベルになり、逆に読み出していなければ割込み信
号SINTはいハイレベルとなる。従つて、同じデー
タの読出しを２度くり返すことはない。
SI2の状態を読み出せば、割込み信号SINTはローレ
ベルになり、逆に読み出していなければ割込み信
号SINTはいハイレベルとなる。従つて、同じデー
タの読出しを２度くり返すことはない。
以上説明したように本発明によれば、データの
読出しと同時に入力信号の状態が変化しても、同
じデータの読出しをくり返すことはなく、無駄な
動作を省くことができる。
読出しと同時に入力信号の状態が変化しても、同
じデータの読出しをくり返すことはなく、無駄な
動作を省くことができる。
第１図は本発明の一実施例に係るインタフエー
ス装置のブロツク図、第３図は従来例に係るイン
タフエース装置のブロツク図、第２図、第４図は
それぞれ第１図、第３図のインタフエース装置の
タイムチヤートである。 １１，１２……ラツチ回路、１３，１４……バ
ツフア、１５，１６……比較回路、１７……オア
回路、SI1，SI2……入力信号、Sp1，Sp2……出力
信号、SR……データ読出し信号、SINT……割込み
信号。
ス装置のブロツク図、第３図は従来例に係るイン
タフエース装置のブロツク図、第２図、第４図は
それぞれ第１図、第３図のインタフエース装置の
タイムチヤートである。 １１，１２……ラツチ回路、１３，１４……バ
ツフア、１５，１６……比較回路、１７……オア
回路、SI1，SI2……入力信号、Sp1，Sp2……出力
信号、SR……データ読出し信号、SINT……割込み
信号。
Claims (1)
- 【特許請求の範囲】 １ 外部装置に割込み信号を出力し、前記外部装
置からデータ読出し信号を入力して、前記外部装
置にデータを出力するインタフエース装置におい
て、 前記データ読出し信号によつて複数の入力信号
をそれぞれ保持する複数のラツチ回路と、 前記データ読出し信号によつて前記複数のラツ
チ回路の各出力信号をそれぞれ入力して複数の出
力信号を出力する複数のバツフアと、 前記複数の入力信号の各々と、前記複数のラツ
チ回路の各出力信号とを入力し、比較して両者が
異なる場合に不一致状態を示す信号を出力する複
数の比較回路と、 該複数の比較回路のうち少なくとも１つが信号
を出力したときに、前記割込み信号を出力する論
理回路とを備えたことを特徴とするインタフエー
ス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19611984A JPS6175455A (ja) | 1984-09-19 | 1984-09-19 | インタフエ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19611984A JPS6175455A (ja) | 1984-09-19 | 1984-09-19 | インタフエ−ス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175455A JPS6175455A (ja) | 1986-04-17 |
| JPH0441383B2 true JPH0441383B2 (ja) | 1992-07-08 |
Family
ID=16352554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19611984A Granted JPS6175455A (ja) | 1984-09-19 | 1984-09-19 | インタフエ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175455A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160223A (ja) * | 1983-03-03 | 1984-09-10 | Mitsubishi Electric Corp | 信号入力装置 |
-
1984
- 1984-09-19 JP JP19611984A patent/JPS6175455A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175455A (ja) | 1986-04-17 |
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