JPH01245719A - パリティチェック制御装置 - Google Patents
パリティチェック制御装置Info
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- JPH01245719A JPH01245719A JP63073789A JP7378988A JPH01245719A JP H01245719 A JPH01245719 A JP H01245719A JP 63073789 A JP63073789 A JP 63073789A JP 7378988 A JP7378988 A JP 7378988A JP H01245719 A JPH01245719 A JP H01245719A
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- Japan
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- arithmetic
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
〈産業上の利用分野）
本発明は、演算制御部（ＣＰＵ）、主記憶部（ＲＯＭ、
ＲＡＭ）、 入出力インタフェース部（Ｉ１０ポート）
等からなる演算制御装置と、プロセス入出力装置、イン
テリジェントターミナルする。
ＲＡＭ）、 入出力インタフェース部（Ｉ１０ポート）
等からなる演算制御装置と、プロセス入出力装置、イン
テリジェントターミナルする。
（従来の技術）
第４図において、１は演算制御部（ＣＰｌ、ｌ）。
主記憶部（ＲＯＭ、ＲＡＭ）、入出力インタフェース部
（Ｉ１０ポート）等からなる演算制御装置、２はパリテ
ィチェック機能を有するインタフェース、３は上記イン
タフェース２に接続されるプロセス入出力装置、４およ
び５は例えばインテリジェントターミナル等の外部装置
であり、演算制御装置１とインタフェース２および外部
装置４，５とは外部バス６、コマンド信号線７、パリテ
ィ信号線８により接続されている。そして、上記演算制
御装置１．インタフェース２および外部装置４゜５には
、それぞれ入力データの異常検出を行なうためのパリテ
ィ発生及び検出回路９．１０．１１゜１２が内蔵されて
いる。
（Ｉ１０ポート）等からなる演算制御装置、２はパリテ
ィチェック機能を有するインタフェース、３は上記イン
タフェース２に接続されるプロセス入出力装置、４およ
び５は例えばインテリジェントターミナル等の外部装置
であり、演算制御装置１とインタフェース２および外部
装置４，５とは外部バス６、コマンド信号線７、パリテ
ィ信号線８により接続されている。そして、上記演算制
御装置１．インタフェース２および外部装置４゜５には
、それぞれ入力データの異常検出を行なうためのパリテ
ィ発生及び検出回路９．１０．１１゜１２が内蔵されて
いる。
このようなシステムにおいては、演算制御装置１が外部
バス６等を介して入出力装置３または外部装置４，５を
制御してデータの入出力を行なう場合、次のようなパリ
ティチェック動作が行なわれる。先ず、演算制御装置１
のデータ収集時すなわちリードパリティチェック時には
、演算制御装置１はデータを収集しようとする入出力装
置３または外部装置４，５に対してコマンド信号線７を
介して収集コマンドを送出する。そうすると、収集コマ
ンドを受信した入出力装置３または外部装置４，５は該
当するデータを外部バス６へ送出すると同時に、内蔵も
しくは接続されたインタフェース２のパリティ発生回路
により所定の機能にしたがってパリティビットを生成し
、パリティ信号としてパリティ信号線８に送出する。そ
こで、外部バス６からの収集データとパリティ信号線８
のパリティ信号とを受信した演算制御装置１はパリティ
検出回路により受信した収集データから所定の機能にし
たがってパリティビットを生成し、受信じたパリティ信
号と比較照合して異常判定を行なう。
バス６等を介して入出力装置３または外部装置４，５を
制御してデータの入出力を行なう場合、次のようなパリ
ティチェック動作が行なわれる。先ず、演算制御装置１
のデータ収集時すなわちリードパリティチェック時には
、演算制御装置１はデータを収集しようとする入出力装
置３または外部装置４，５に対してコマンド信号線７を
介して収集コマンドを送出する。そうすると、収集コマ
ンドを受信した入出力装置３または外部装置４，５は該
当するデータを外部バス６へ送出すると同時に、内蔵も
しくは接続されたインタフェース２のパリティ発生回路
により所定の機能にしたがってパリティビットを生成し
、パリティ信号としてパリティ信号線８に送出する。そ
こで、外部バス６からの収集データとパリティ信号線８
のパリティ信号とを受信した演算制御装置１はパリティ
検出回路により受信した収集データから所定の機能にし
たがってパリティビットを生成し、受信じたパリティ信
号と比較照合して異常判定を行なう。
一方、演算制御装置１のデータ出力時すなわちライトパ
リティチェック時には、演算ＩＩＪＩＩＩ装置１はデー
タを出力しようとする入出力装置３または外部装＠４．
５に対してコマンド信号線７を介して出力コマンドを送
出し、続いて外部バス６を介してデータを出力すると同
時にパリティ発生回路により出力データから所定の機能
にしたがってパリティどツ１〜を生成し、パリティ信号
としてパリティ信号線８に送出する。そうすると、出力
コマンドを受信した入出力装置３または外部装置４゜５
は内蔵もしくは接続されたインタフェース２のパリティ
検出回路により続いて受信したデータから所定の機能に
したがってパリティビットを生成し、パリティ信号線８
より受信したパリティ信号と比較照合して異常判定を行
なう。
リティチェック時には、演算ＩＩＪＩＩＩ装置１はデー
タを出力しようとする入出力装置３または外部装＠４．
５に対してコマンド信号線７を介して出力コマンドを送
出し、続いて外部バス６を介してデータを出力すると同
時にパリティ発生回路により出力データから所定の機能
にしたがってパリティどツ１〜を生成し、パリティ信号
としてパリティ信号線８に送出する。そうすると、出力
コマンドを受信した入出力装置３または外部装置４゜５
は内蔵もしくは接続されたインタフェース２のパリティ
検出回路により続いて受信したデータから所定の機能に
したがってパリティビットを生成し、パリティ信号線８
より受信したパリティ信号と比較照合して異常判定を行
なう。
このように、従来、外部バス６に接続される入出力装置
３に対しては、演算制御装置１におけるパリティチェッ
ク機能に合致したパリティ発生及び検出回路１０を有す
るインタフェース２が必要であり、また、パリティ発生
及び検出回路を内蔵可能な外部装置４，５に対してはそ
の回路がやはり演算制御装置１におけるパリティチェッ
ク機能に合致した回路である必要があった。
３に対しては、演算制御装置１におけるパリティチェッ
ク機能に合致したパリティ発生及び検出回路１０を有す
るインタフェース２が必要であり、また、パリティ発生
及び検出回路を内蔵可能な外部装置４，５に対してはそ
の回路がやはり演算制御装置１におけるパリティチェッ
ク機能に合致した回路である必要があった。
（発明が解決しようとする課題）
上述したように、従来、パリティチェック機能を持った
演算制御装置の外部バスに接続される機器は全て同一機
能のパリティ発生及び検出回路を必要とし、当該回路を
持たない機器や異なったパリティチェック機能の回路を
有する機器は同一バス上で使用できなかった。このため
、システムの構築に制限が加わり、柔軟性のある構築を
行なえない問題があった。
演算制御装置の外部バスに接続される機器は全て同一機
能のパリティ発生及び検出回路を必要とし、当該回路を
持たない機器や異なったパリティチェック機能の回路を
有する機器は同一バス上で使用できなかった。このため
、システムの構築に制限が加わり、柔軟性のある構築を
行なえない問題があった。
そこで本発明は、パリティチェック機能を持った演算制
御装置の外部バスに、パリティ発生及び検出回路を持た
ない機器や異なったパリティチェック機能の回路を有す
る機器を接続できるようにし、システム構築の制限を緩
和して柔軟性のある構築を行ない得、実用性を高め得る
パリティチェック制御装置を提供しようとするものであ
る。
御装置の外部バスに、パリティ発生及び検出回路を持た
ない機器や異なったパリティチェック機能の回路を有す
る機器を接続できるようにし、システム構築の制限を緩
和して柔軟性のある構築を行ない得、実用性を高め得る
パリティチェック制御装置を提供しようとするものであ
る。
［発明の構成〕
（課題を解決するための手段）
本発明のパリティチェック制御装置は、少なくとも演算
制御部、主記憶部、入出力インタフェース部からなりか
つ入出力データの異常検出を行なうためのパリティ発生
及び検出回路を有する演算制御装置と、この演算制御装
置の制御によりデータの入出力を行なう外部機器とを接
続する外部バスに接続され、演算制御装置におけるパリ
ティチェック機能と同一機能のパリティ発生および検出
回路と、外部機器からの動作禁止要求信号に応動して上
記パリティ発生及び検出回路の動作を禁止制御するパリ
テイ制御回路とを備えたものである。
制御部、主記憶部、入出力インタフェース部からなりか
つ入出力データの異常検出を行なうためのパリティ発生
及び検出回路を有する演算制御装置と、この演算制御装
置の制御によりデータの入出力を行なう外部機器とを接
続する外部バスに接続され、演算制御装置におけるパリ
ティチェック機能と同一機能のパリティ発生および検出
回路と、外部機器からの動作禁止要求信号に応動して上
記パリティ発生及び検出回路の動作を禁止制御するパリ
テイ制御回路とを備えたものである。
（作用）
このような手段を講じたことにより、演算制御装置が外
部バスを介して外部機器をアクセスする場合、外部機器
から動作禁止要求信号が出力されていないときにはパリ
ティピット制卸回路によ６一 リ−ドパリティチェック時のパリティピッ１〜生成およ
びライトパリティチェック時のパリティチェックが行な
われるので、外部機器に対するパリティチェック機能の
制限が無くなる。一方、外部機器から動作禁止要求信号
が出力されているにはパリティビット制御装置における
パリティ発生および検出回路の動作が停止され、外部機
器側でリードパリティチェック時のパリティビット生成
およびライトパリティチェック時のパリティチェックが
行なわれるので、外部機器自身がパリティチェック動作
を行なうことも可能である。
部バスを介して外部機器をアクセスする場合、外部機器
から動作禁止要求信号が出力されていないときにはパリ
ティピット制卸回路によ６一 リ−ドパリティチェック時のパリティピッ１〜生成およ
びライトパリティチェック時のパリティチェックが行な
われるので、外部機器に対するパリティチェック機能の
制限が無くなる。一方、外部機器から動作禁止要求信号
が出力されているにはパリティビット制御装置における
パリティ発生および検出回路の動作が停止され、外部機
器側でリードパリティチェック時のパリティビット生成
およびライトパリティチェック時のパリティチェックが
行なわれるので、外部機器自身がパリティチェック動作
を行なうことも可能である。
（実施例）
以下、本発明の実施例を図面を参照しながら説明する。
第１図は本発明のパリティチェック制御装置を用いた一
実施例のシステム構成を示すブロック図である。同図に
おいて、２１は演算制御部（ＣＰＵ）、主記憶部（ＲＯ
Ｍ、ＲＡＭ）、入出力インタフェース部（Ｉ１０ポート
）等からなる演算制御装置、２２はプロセス入出力装置
、２３および２４は例えばインテリジェントターミナル
等の外部装置、２５は本発明のパリティチェック制御装
置であり、演算制御装置２１と入出力装置２２゜外部装
置２３．２４およびパリティチェック制御装置２５とは
外部バス２６、コマンド信号線２７、パリティ信号線２
８、パリティエラー信号線２９により接続されている。
実施例のシステム構成を示すブロック図である。同図に
おいて、２１は演算制御部（ＣＰＵ）、主記憶部（ＲＯ
Ｍ、ＲＡＭ）、入出力インタフェース部（Ｉ１０ポート
）等からなる演算制御装置、２２はプロセス入出力装置
、２３および２４は例えばインテリジェントターミナル
等の外部装置、２５は本発明のパリティチェック制御装
置であり、演算制御装置２１と入出力装置２２゜外部装
置２３．２４およびパリティチェック制御装置２５とは
外部バス２６、コマンド信号線２７、パリティ信号線２
８、パリティエラー信号線２９により接続されている。
また、パリティチェック制御装置２５と、外部装置２３
．２４との間にはパリティ動作側（社）信号線３０が設
けられている。
．２４との間にはパリティ動作側（社）信号線３０が設
けられている。
なお、入出力装置２２は上記パリティ動作制御信号線３
０と接続可能であるが、本実施例では説明の便宜上接続
されていないものとする。
０と接続可能であるが、本実施例では説明の便宜上接続
されていないものとする。
また、上記演算制御装置２１．外部装置２３゜２４およ
びパリティチェック制御装置２５にはそれぞれ入力デー
タの異常検出を行なうためのパリティ発生及び検出回路
３１，３２．３３．３４が内蔵されている。なお、外部
装置２３．２４は上記パリティ発生及び検出回路３２．
３３を持たなくてもよい。
びパリティチェック制御装置２５にはそれぞれ入力デー
タの異常検出を行なうためのパリティ発生及び検出回路
３１，３２．３３．３４が内蔵されている。なお、外部
装置２３．２４は上記パリティ発生及び検出回路３２．
３３を持たなくてもよい。
第２図は上記演算制御装置２１．外部装置２３およびパ
リティチェック制御回路２５におけるパリティチェック
機能を説明するためのブロック図である。なお、外部装
置２４も外部装置２３と同一構成とする。演算制御装置
２１におけるパリティ発生及び検出回路３１は、ライト
パリティ発生回路４１、この回路４１の信号出力側に設
けられ演算制御部（不図示）からのライトパリティ許可
信号Ｓ１により開動作するゲート回路４２、演算制御部
からのリードパリティチェック信号Ｓ２に同期してパリ
ティチェックを行ない、異常時にはリードパリティエラ
ー信号を上記演算制御部へ返信するリードパリティ検出
回路４３、この回路４３の信号入力側に設けられるゲー
ト回路４４から構成される。
リティチェック制御回路２５におけるパリティチェック
機能を説明するためのブロック図である。なお、外部装
置２４も外部装置２３と同一構成とする。演算制御装置
２１におけるパリティ発生及び検出回路３１は、ライト
パリティ発生回路４１、この回路４１の信号出力側に設
けられ演算制御部（不図示）からのライトパリティ許可
信号Ｓ１により開動作するゲート回路４２、演算制御部
からのリードパリティチェック信号Ｓ２に同期してパリ
ティチェックを行ない、異常時にはリードパリティエラ
ー信号を上記演算制御部へ返信するリードパリティ検出
回路４３、この回路４３の信号入力側に設けられるゲー
ト回路４４から構成される。
外部装置２３におけるパリティ発生及び検出回路３２は
、リードパリティ発生回路５１、この回路５１の信号出
力側に設けられ該回路５１からのパリティ動作禁止信号
Ｓ４により開動作するゲート回路５２、パリティチェッ
クを行ない異常時にはパリティエラー信号線２９に対し
てライ１〜パリティエラー信号Ｓ６を出力するライトパ
リティ検 ′出回路５３、この回路５３の信号入力
側に設けられるゲート回路５４から構成される。なお、
このパリティ発生及び検出回路３２がパリティ動作を行
なうか否かは例えば当該装置３２の制御部（不図示）に
よって切換制御可能となっている。そして、パリティ動
作実行時には上記リードパリティ発生回路５１またはラ
イトパリティ発生回路Ｓ６を介してパリティ禁止要求回
路５５にパリティ動作禁止信号８４．８６が出力される
。パリティ禁止要求回路５５は演算制御装置２１からの
収集または出力コマンドに応じて動作し、上記パリティ
動作禁止信号Ｓ４．Ｓ６を入力することにより前記パリ
ティ動作制御信号線３０ヘパリテイ動作禁止要求信号Ｓ
７を出力するものである。
、リードパリティ発生回路５１、この回路５１の信号出
力側に設けられ該回路５１からのパリティ動作禁止信号
Ｓ４により開動作するゲート回路５２、パリティチェッ
クを行ない異常時にはパリティエラー信号線２９に対し
てライ１〜パリティエラー信号Ｓ６を出力するライトパ
リティ検 ′出回路５３、この回路５３の信号入力
側に設けられるゲート回路５４から構成される。なお、
このパリティ発生及び検出回路３２がパリティ動作を行
なうか否かは例えば当該装置３２の制御部（不図示）に
よって切換制御可能となっている。そして、パリティ動
作実行時には上記リードパリティ発生回路５１またはラ
イトパリティ発生回路Ｓ６を介してパリティ禁止要求回
路５５にパリティ動作禁止信号８４．８６が出力される
。パリティ禁止要求回路５５は演算制御装置２１からの
収集または出力コマンドに応じて動作し、上記パリティ
動作禁止信号Ｓ４．Ｓ６を入力することにより前記パリ
ティ動作制御信号線３０ヘパリテイ動作禁止要求信号Ｓ
７を出力するものである。
パリティチェック制御装置２５におけるパリティ発生及
び検出回路３４は、リードパリティ発生回路６１、この
回路６１の信号出力側に設けられ、後述するパリティ制
御回路６５からのリードパリティ許可信号Ｓ８がローレ
ベルのとき開動作するゲート回路６２、上記パリティ制
御回路６５からのライトパリティ許可信号Ｓ９がローレ
ベルのときパリティチェックを行ない、異常時にはパリ
ティエラー信号線２９に対してライトパリティエラー信
号Ｓ５を出力するライトパリティ検出回路６３、この回
路６３の信号入力側に設けられるゲート回路６４から構
成される。パリティ制御回路６５は前記演算制御装置２
１からの収集または出力コマンドに応じて動作し、前記
パリティ動作制御信号線３０からパリティ動作禁止要求
信号Ｓ７を入力することにより、前記リードパリティ許
可信号Ｓ８およびライトパリティ許可信号Ｓ９をハイレ
ベルとしてパリティ発生及び検出回路３４の動作を禁止
制御するものである。
び検出回路３４は、リードパリティ発生回路６１、この
回路６１の信号出力側に設けられ、後述するパリティ制
御回路６５からのリードパリティ許可信号Ｓ８がローレ
ベルのとき開動作するゲート回路６２、上記パリティ制
御回路６５からのライトパリティ許可信号Ｓ９がローレ
ベルのときパリティチェックを行ない、異常時にはパリ
ティエラー信号線２９に対してライトパリティエラー信
号Ｓ５を出力するライトパリティ検出回路６３、この回
路６３の信号入力側に設けられるゲート回路６４から構
成される。パリティ制御回路６５は前記演算制御装置２
１からの収集または出力コマンドに応じて動作し、前記
パリティ動作制御信号線３０からパリティ動作禁止要求
信号Ｓ７を入力することにより、前記リードパリティ許
可信号Ｓ８およびライトパリティ許可信号Ｓ９をハイレ
ベルとしてパリティ発生及び検出回路３４の動作を禁止
制御するものである。
第３図は上記パリティ禁止要求回路５５およびパリテイ
制御回路６５を具体的に示す回路図である。外部装置２
３側において、ＡＮＤＮＯゲートは演算側、ｔｉｎ装置
２１からの出力コマンドＲＤにより開動作し、パリティ
信号線２８上のパリティ信号をリードパリティ発生回路
５１に供給する。
制御回路６５を具体的に示す回路図である。外部装置２
３側において、ＡＮＤＮＯゲートは演算側、ｔｉｎ装置
２１からの出力コマンドＲＤにより開動作し、パリティ
信号線２８上のパリティ信号をリードパリティ発生回路
５１に供給する。
ＡＮＤＮＯゲートは上記出力コマンドＲＤにより開動作
し、演算制御装置２１が当該装置２３をアクセスしたと
きハイレベルとなる選択信号ＳＥＬをゲート回路５２お
よびＮＯＲゲート７３に供給する。ＡＮＤＮＯゲートは
演算制御装置２１からの収集コマンドにより開動作し、
上記選択信号ＳＥＬをライトパリティ検出回路５２およ
び上記ＮＯＲゲート７３に供給する。上記ＮＯＲゲート
７３は当該装置２３のパリティ発生及び検出回路３２の
パリティ動作実行時に前記制御部から供給されるパリテ
ィ制御許可信号ＥＮにより作動し、出力端はパリティ動
作制御信号線３０に接続されている。
し、演算制御装置２１が当該装置２３をアクセスしたと
きハイレベルとなる選択信号ＳＥＬをゲート回路５２お
よびＮＯＲゲート７３に供給する。ＡＮＤＮＯゲートは
演算制御装置２１からの収集コマンドにより開動作し、
上記選択信号ＳＥＬをライトパリティ検出回路５２およ
び上記ＮＯＲゲート７３に供給する。上記ＮＯＲゲート
７３は当該装置２３のパリティ発生及び検出回路３２の
パリティ動作実行時に前記制御部から供給されるパリテ
ィ制御許可信号ＥＮにより作動し、出力端はパリティ動
作制御信号線３０に接続されている。
一方、パリティチェック制御装置２５側において、ＡＮ
ＤＮＯゲートは演算制御装置２１からの出力コマンドＲ
Ｄにより開動作し、パリティ信号線２８上のパリティ信
号をリードパリティ発生回路６１に供給する。ＡＮＤＮ
Ｏゲートは上記出力コマンドＲＤにより開動作し、パリ
ティ動作制御信号線３０上の信号をゲート回路６２に供
給する。
ＤＮＯゲートは演算制御装置２１からの出力コマンドＲ
Ｄにより開動作し、パリティ信号線２８上のパリティ信
号をリードパリティ発生回路６１に供給する。ＡＮＤＮ
Ｏゲートは上記出力コマンドＲＤにより開動作し、パリ
ティ動作制御信号線３０上の信号をゲート回路６２に供
給する。
ＡＮＤＮＯゲートは演算制御装置２１からの収集コマン
ドにより開動作し、上記パリティ動作制御信号線３０上
の信号をライトパリティ検出回路６２に供給する。
ドにより開動作し、上記パリティ動作制御信号線３０上
の信号をライトパリティ検出回路６２に供給する。
このような構成の本実施例において、先ず、演算制御装
置２１が外部装置２３をアクセスしてデータの収集を行
なう場合について説明する。演算制御装置２１より外部
装置２３に対して収集コマンドＲＤが送出されると、外
部装置２３においては該当するデータが外部バス２６へ
送出されるとともにリードパリティ発生回路５１により
出力データから所定の機能にしたがってパリティビット
が生成される。また、パリティチェック制御装置２５に
おいては収集コマンドＲＤに応じてリードパリティ発生
回路６１により上記外部装置２３の出力データから所定
の機能にしたがってパリティビットが生成される。ここ
で、例えば外部装置２３のパリティチェック機能が演算
制卸装置２１の同機能と異なる場合や、−時的または特
定領域に対して外部装置２３でのパリティ動作が禁止さ
れる場合には、外部装置２３のゲート回路５２が閉制御
されており、リードパリティ発生回路５１にて生成され
たパリティビットはパリティ信号線２８に出力されない
。一方、パリティ動作制御信号線３０上の信号Ｓ７はイ
ンアクティブであり、これによりリードパリティ許可信
号Ｓ８はローレベルである、１この結果、上記パリティ
チェック制御装置２５のリードパリティ発生回路６１に
て生成されたパリティビットがパリティ信号としてパリ
ティ信号線２８に出力される。
置２１が外部装置２３をアクセスしてデータの収集を行
なう場合について説明する。演算制御装置２１より外部
装置２３に対して収集コマンドＲＤが送出されると、外
部装置２３においては該当するデータが外部バス２６へ
送出されるとともにリードパリティ発生回路５１により
出力データから所定の機能にしたがってパリティビット
が生成される。また、パリティチェック制御装置２５に
おいては収集コマンドＲＤに応じてリードパリティ発生
回路６１により上記外部装置２３の出力データから所定
の機能にしたがってパリティビットが生成される。ここ
で、例えば外部装置２３のパリティチェック機能が演算
制卸装置２１の同機能と異なる場合や、−時的または特
定領域に対して外部装置２３でのパリティ動作が禁止さ
れる場合には、外部装置２３のゲート回路５２が閉制御
されており、リードパリティ発生回路５１にて生成され
たパリティビットはパリティ信号線２８に出力されない
。一方、パリティ動作制御信号線３０上の信号Ｓ７はイ
ンアクティブであり、これによりリードパリティ許可信
号Ｓ８はローレベルである、１この結果、上記パリティ
チェック制御装置２５のリードパリティ発生回路６１に
て生成されたパリティビットがパリティ信号としてパリ
ティ信号線２８に出力される。
これに対し、例えば外部装置２３のパリティチェック機
能が演算処理装置２１の同機能と同一の場合、パリティ
動作禁止信号Ｓ４によりゲート回路５２が開動作される
。また、パリティ禁止要求回路５５よりパリティ動作制
御信号線３０にパリティ動作禁止要求信号Ｓ７が出力さ
れ、これによりリードパリティ許可信号Ｓ８がハイレベ
ルとなる。この結果、パリティチェック制御装置２５の
リードパリティ発生回路６１にて生成されたパリティビ
ットは出力されず、前記外部装置２３のリ−ドバリティ
発生回路５１にて生成されたパリティビットがパリティ
信号としてパリティ信号線２８に出力される。
能が演算処理装置２１の同機能と同一の場合、パリティ
動作禁止信号Ｓ４によりゲート回路５２が開動作される
。また、パリティ禁止要求回路５５よりパリティ動作制
御信号線３０にパリティ動作禁止要求信号Ｓ７が出力さ
れ、これによりリードパリティ許可信号Ｓ８がハイレベ
ルとなる。この結果、パリティチェック制御装置２５の
リードパリティ発生回路６１にて生成されたパリティビ
ットは出力されず、前記外部装置２３のリ−ドバリティ
発生回路５１にて生成されたパリティビットがパリティ
信号としてパリティ信号線２８に出力される。
演算制御装置２１においては、外部装置２３またはパリ
ティチェック制御装置２５より収集データとパリティ信
号とが受信されると、リードパリティ検出回路４３によ
り受信したデータから所定の機能にしたがってパリティ
ビットが生成され、リードパリティチェック信号Ｓ２に
同期して受信したパリティ信号と比較照合されて異常判
定が行なわれ、異常判定時にはリードパリティエラー信
号Ｓ３が演算処理部へ送出される。４すなわち、演算処
理装置１１２１においては、外部装置２３より発生した
パリティ信号であろうと、パリティチェック制御装置２
５より発生したパリティ信号であろうと、同一の動作に
よってパリティチェックを行なうことができる。
ティチェック制御装置２５より収集データとパリティ信
号とが受信されると、リードパリティ検出回路４３によ
り受信したデータから所定の機能にしたがってパリティ
ビットが生成され、リードパリティチェック信号Ｓ２に
同期して受信したパリティ信号と比較照合されて異常判
定が行なわれ、異常判定時にはリードパリティエラー信
号Ｓ３が演算処理部へ送出される。４すなわち、演算処
理装置１１２１においては、外部装置２３より発生した
パリティ信号であろうと、パリティチェック制御装置２
５より発生したパリティ信号であろうと、同一の動作に
よってパリティチェックを行なうことができる。
次に、演算制御装置２１が外部装置２３をアクセスして
データの出力を行なう場合について説明する。演算制御
［ｌ装置２１より外部装置２３に対して出力コマンドＷ
Ｄが送出され、続いて外部バス２６を介してデータが出
力されると同時にライトパリティ発生回路４３により出
力データから所定の機能にしたがってパリティビットが
生成され、このパリティビットがライトパリティ許可信
号Ｓ１に同期してパリティ信号としてパリティ信号線２
８に送出されると、外部装置２３およびパリティチェッ
ク制御装置２５においては両者とも出力データおよびパ
リティ信号が入力される。ここで、外部装置２３のパリ
ティ発生及び検出回路３２がパリティ動作を行なわない
場合、パリティ動作制御信号線３０上の信号Ｓ７がイン
アクティブなので、これによりパリティチェック制御装
置２５におけるパリティ制御回路６５からライトパリテ
ィ検出回路６３へ出力されるライトパリティ許可信号Ｓ
９がローレベルとなる。この結果、上記ライトパリティ
発生回路６３においては受信した出力データから所定の
機能にしたがってパリティビットが生成され、受信した
パリティ信号と比較照合されて異常判定が行なわれ、異
常時にはライトパリティエラー信号Ｓ５がパリティエラ
ー信号線２９に送出される。
データの出力を行なう場合について説明する。演算制御
［ｌ装置２１より外部装置２３に対して出力コマンドＷ
Ｄが送出され、続いて外部バス２６を介してデータが出
力されると同時にライトパリティ発生回路４３により出
力データから所定の機能にしたがってパリティビットが
生成され、このパリティビットがライトパリティ許可信
号Ｓ１に同期してパリティ信号としてパリティ信号線２
８に送出されると、外部装置２３およびパリティチェッ
ク制御装置２５においては両者とも出力データおよびパ
リティ信号が入力される。ここで、外部装置２３のパリ
ティ発生及び検出回路３２がパリティ動作を行なわない
場合、パリティ動作制御信号線３０上の信号Ｓ７がイン
アクティブなので、これによりパリティチェック制御装
置２５におけるパリティ制御回路６５からライトパリテ
ィ検出回路６３へ出力されるライトパリティ許可信号Ｓ
９がローレベルとなる。この結果、上記ライトパリティ
発生回路６３においては受信した出力データから所定の
機能にしたがってパリティビットが生成され、受信した
パリティ信号と比較照合されて異常判定が行なわれ、異
常時にはライトパリティエラー信号Ｓ５がパリティエラ
ー信号線２９に送出される。
これに対し、外部装置２３のパリティ発生及び検出回路
３２がパリティ動作を行なう場合、パリティ禁止要求回
路５５よりパリティ動作制御信号線３０にパリティ動作
禁止要求信号Ｓ７が出力され、これによりライトパリテ
ィ許可信号Ｓ９がハイレベルとする。この結果、パリテ
ィチェック制御装置２５のライトパリティ検出回路６３
においてはパリティチェック動作が行なわれず、前記外
部装置２３のライトパリティ発生回路５３において受信
した出力データから所定の機能にしたがってパリティビ
ットが生成され、受信したパリティ信号と比較照合され
て異常判定が行なわれ、異常時にはライトパリティエラ
ー信号Ｓ５がパリティエラー信号線２９に送出される。
３２がパリティ動作を行なう場合、パリティ禁止要求回
路５５よりパリティ動作制御信号線３０にパリティ動作
禁止要求信号Ｓ７が出力され、これによりライトパリテ
ィ許可信号Ｓ９がハイレベルとする。この結果、パリテ
ィチェック制御装置２５のライトパリティ検出回路６３
においてはパリティチェック動作が行なわれず、前記外
部装置２３のライトパリティ発生回路５３において受信
した出力データから所定の機能にしたがってパリティビ
ットが生成され、受信したパリティ信号と比較照合され
て異常判定が行なわれ、異常時にはライトパリティエラ
ー信号Ｓ５がパリティエラー信号線２９に送出される。
一方、演算制御装置２１が入出力装置２２をアクセスし
てデータの収集または出力を行なう場合、パリティチェ
ック制御装置２５におけるパリティ制御回路６５に供給
されるパリティ動作制御信号線３０上の信号Ｓ７は常に
ローレベルなので、収集データに対するパリティビット
の生成および出力データに対するパリティチェックは上
記パリティチェック制御装置２５のパリティ発生及び検
出回路３４にて行なわれる。
てデータの収集または出力を行なう場合、パリティチェ
ック制御装置２５におけるパリティ制御回路６５に供給
されるパリティ動作制御信号線３０上の信号Ｓ７は常に
ローレベルなので、収集データに対するパリティビット
の生成および出力データに対するパリティチェックは上
記パリティチェック制御装置２５のパリティ発生及び検
出回路３４にて行なわれる。
このように本実施例によれば、パリティチェック制御装
置２５はパリティ禁止要求信号Ｓ７が入力されていない
場合、入出力装置２２または外部装置２３．２４に代っ
て演算制御装＠２１との間のパリティチェックを実行で
き、演算制御装置２１と入出力装置２２または外部装置
２３．２４との間でのデータ入出力が可能となる。した
がって、パリティチェック機能を有する演算制御装置２
１の外部バス２６上に上記パリティチェック制御装置２
５を接続することにより、同一バス２６上にパリティチ
ェック機能を持たない入出力装置２２あるいは異なるパ
リティチェック機能のパリティ発生及び検出回路３２．
３３を有する外部装置２３．２４を接続することができ
る。その結果、システム構築の制限が緩和され、柔軟性
のあるシステム榎構築でき、実用性を向上できる。
置２５はパリティ禁止要求信号Ｓ７が入力されていない
場合、入出力装置２２または外部装置２３．２４に代っ
て演算制御装＠２１との間のパリティチェックを実行で
き、演算制御装置２１と入出力装置２２または外部装置
２３．２４との間でのデータ入出力が可能となる。した
がって、パリティチェック機能を有する演算制御装置２
１の外部バス２６上に上記パリティチェック制御装置２
５を接続することにより、同一バス２６上にパリティチ
ェック機能を持たない入出力装置２２あるいは異なるパ
リティチェック機能のパリティ発生及び検出回路３２．
３３を有する外部装置２３．２４を接続することができ
る。その結果、システム構築の制限が緩和され、柔軟性
のあるシステム榎構築でき、実用性を向上できる。
また、外部装置２３．２４におけるパリティチェック機
能が演算制御装置２１の同機能と同一の場合、パリティ
禁止要求回路５５よりパリティ要求禁止信号Ｓ７をパリ
ティチェック制御装置２５へ送出することにより、パリ
ティチェック制御装置２５のパリティチェック動作を禁
止できる。したがって、外部装置２３．２４のパリティ
チェック機能を生かしたシステム構築も可能であり、実
用性をより向上できる。
能が演算制御装置２１の同機能と同一の場合、パリティ
禁止要求回路５５よりパリティ要求禁止信号Ｓ７をパリ
ティチェック制御装置２５へ送出することにより、パリ
ティチェック制御装置２５のパリティチェック動作を禁
止できる。したがって、外部装置２３．２４のパリティ
チェック機能を生かしたシステム構築も可能であり、実
用性をより向上できる。
［発明の効果コ
以上詳述したように、本発明によれば、パリティチェッ
ク機能を持った演算制御装置の外部バスに、パリティ発
生及び検出回路を持たない機器や異なったパリティチェ
ック機能の回路を有する機器を接続できるようにし、シ
ステム構築の制限を緩和して柔軟性のある構築を行ない
１ｑ、実用性を高め得るパリティチェック制御装置を提
供できる。
ク機能を持った演算制御装置の外部バスに、パリティ発
生及び検出回路を持たない機器や異なったパリティチェ
ック機能の回路を有する機器を接続できるようにし、シ
ステム構築の制限を緩和して柔軟性のある構築を行ない
１ｑ、実用性を高め得るパリティチェック制御装置を提
供できる。
第１図ないし第３図は本発明の一実施例を示す図であっ
て、第１図は本発明のパリティチェック制御装置を適用
したシステム全体の概略構成を示すブロック図、第２図
は同システムにおけるパリティチェック機能を説明する
ためのブロック図、第３図はパリティ禁止要求回路およ
びパリティ制御回路の具体的な回路構成図、第４図は従
来例を説明するための図である。 ２１・・・演算制御装置、２２・・・入出力装置、２３
゜２４・・・外部装置、２５・・・パリティチェック制
卸装置、２６・・・外部バス、３１，３２，３３．３４
・・・パリティ発生及び検出回路、５５・・・パリティ
禁止要求回路、６５・・・パリティ制御回路。
て、第１図は本発明のパリティチェック制御装置を適用
したシステム全体の概略構成を示すブロック図、第２図
は同システムにおけるパリティチェック機能を説明する
ためのブロック図、第３図はパリティ禁止要求回路およ
びパリティ制御回路の具体的な回路構成図、第４図は従
来例を説明するための図である。 ２１・・・演算制御装置、２２・・・入出力装置、２３
゜２４・・・外部装置、２５・・・パリティチェック制
卸装置、２６・・・外部バス、３１，３２，３３．３４
・・・パリティ発生及び検出回路、５５・・・パリティ
禁止要求回路、６５・・・パリティ制御回路。
Claims (1)
- 少なくとも演算制御部、主記憶部、入出力インタフェー
ス部からなりかつ入出力データの異常検出を行なうため
のパリテイ発生及び検出回路を有する演算制御装置と、
この演算制御装置の制御によりデータの入出力を行なう
外部機器とを接続する外部バスに接続され、前記演算制
御装置におけるパリテイチェック機能と同一機能のパリ
テイ発生および検出回路と、前記外部機器からの動作禁
止要求信号に応動して前記パリテイ発生及び検出回路の
動作を禁止制御するパリテイ制御回路とを具備したこと
を特徴とするパリテイチェック制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073789A JP2618958B2 (ja) | 1988-03-28 | 1988-03-28 | パリティチェック制御装置 |
| US07/325,794 US5033050A (en) | 1988-03-28 | 1989-03-20 | Operation control system |
| AU31692/89A AU613726B2 (en) | 1988-03-28 | 1989-03-28 | Operation control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073789A JP2618958B2 (ja) | 1988-03-28 | 1988-03-28 | パリティチェック制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245719A true JPH01245719A (ja) | 1989-09-29 |
| JP2618958B2 JP2618958B2 (ja) | 1997-06-11 |
Family
ID=13528310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63073789A Expired - Fee Related JP2618958B2 (ja) | 1988-03-28 | 1988-03-28 | パリティチェック制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5033050A (ja) |
| JP (1) | JP2618958B2 (ja) |
| AU (1) | AU613726B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644700A (ja) * | 1992-05-15 | 1994-02-18 | Rohm Co Ltd | フロッピーディスクドライブコントローラの制御装置及びこれを備えたフロッピーディスクドライブ |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136594A (en) * | 1990-06-14 | 1992-08-04 | Acer Incorporated | Method and apparatus for providing bus parity |
| US5235602A (en) * | 1991-06-11 | 1993-08-10 | International Business Machines Corporation | Synchronous/asynchronous i/o channel check and parity check detector |
| US5517514A (en) * | 1992-11-12 | 1996-05-14 | Amdahl Corporation | Parity checking system with reduced usage of I/O pins |
| US5768295A (en) * | 1995-03-10 | 1998-06-16 | Nec Corporation | System for parity calculation based on arithemtic difference between data |
| US6839785B2 (en) * | 2001-03-21 | 2005-01-04 | Siemens Energy & Automation, Inc. | System for and method of interfacing expansion modules with programmable logic controllers (PLC) |
| US7010740B1 (en) * | 2001-05-17 | 2006-03-07 | Emc Corporation | Data storage system having no-operation command |
| JP3860436B2 (ja) * | 2001-07-09 | 2006-12-20 | 富士通株式会社 | 半導体記憶装置 |
| US7555703B2 (en) * | 2004-06-17 | 2009-06-30 | Intel Corporation | Method and apparatus for reducing false error detection in a microprocessor |
| US7386756B2 (en) * | 2004-06-17 | 2008-06-10 | Intel Corporation | Reducing false error detection in a microprocessor by tracking instructions neutral to errors |
| US7472332B2 (en) * | 2005-07-26 | 2008-12-30 | International Business Machines Corporation | Method for the reliability of host data stored on fibre channel attached storage subsystems |
| US9542251B2 (en) * | 2013-10-30 | 2017-01-10 | Oracle International Corporation | Error detection on a low pin count bus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915423A (ja) * | 1982-04-06 | 1984-01-26 | アフロス・ソシエタ・ペル・アチオニ | 多成分プラスチツク材料、特にポリウレタンを製造するための混合方法および装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3177472A (en) * | 1960-12-15 | 1965-04-06 | Bell Telephone Labor Inc | Data conversion system |
| IT1126782B (it) * | 1977-06-28 | 1986-05-21 | Rai Radiotelevisione Italiana | Metodo e dispositivo atto a ridurre la probabilita' di perdita di un carattere in una trasmissione numerica utilizzante la codifica bifase |
| US4224681A (en) * | 1978-12-15 | 1980-09-23 | Digital Equipment Corporation | Parity processing in arithmetic operations |
| US4326291A (en) * | 1979-04-11 | 1982-04-20 | Sperry Rand Corporation | Error detection system |
| US4872172A (en) * | 1987-11-30 | 1989-10-03 | Tandem Computers Incorporated | Parity regeneration self-checking |
-
1988
- 1988-03-28 JP JP63073789A patent/JP2618958B2/ja not_active Expired - Fee Related
-
1989
- 1989-03-20 US US07/325,794 patent/US5033050A/en not_active Expired - Fee Related
- 1989-03-28 AU AU31692/89A patent/AU613726B2/en not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915423A (ja) * | 1982-04-06 | 1984-01-26 | アフロス・ソシエタ・ペル・アチオニ | 多成分プラスチツク材料、特にポリウレタンを製造するための混合方法および装置 |
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|---|---|---|---|---|
| JPH0644700A (ja) * | 1992-05-15 | 1994-02-18 | Rohm Co Ltd | フロッピーディスクドライブコントローラの制御装置及びこれを備えたフロッピーディスクドライブ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5033050A (en) | 1991-07-16 |
| AU613726B2 (en) | 1991-08-08 |
| JP2618958B2 (ja) | 1997-06-11 |
| AU3169289A (en) | 1989-09-28 |
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|---|---|---|---|
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