JPH02104125A - 高耐圧出力回路 - Google Patents
高耐圧出力回路Info
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- JPH02104125A JPH02104125A JP25773188A JP25773188A JPH02104125A JP H02104125 A JPH02104125 A JP H02104125A JP 25773188 A JP25773188 A JP 25773188A JP 25773188 A JP25773188 A JP 25773188A JP H02104125 A JPH02104125 A JP H02104125A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
高耐圧出力回路に係り、特にバイポーラトランジスタと
ＣＭＯＳ）ランジスタとを共存させた、いわゆるＢｉ−
ＣＭＯＳ）ランジスタにより構成される高耐圧出力回路
に関し、 ・ＭＯＳ）ランジスタはある程度高耐圧化することが容
易であるという点を利用し、高耐圧ＭＯＳトランジスタ
を用いて通常電源電圧の論理回路出力により高電圧駆動
を可能とする高耐圧出力回路を提１共することを目的と
し、 高電圧電源に複数のバイポーラ駆動トランジスタを縦列
接続し、前記各バイポーラ駆動トランジスタに分圧回路
を介して前記高電圧電源の電圧を所定分圧比の分圧電圧
を印加し、低電圧電源によって駆動される論理回路の出
力信号に基づいて前記分圧回路を制御することにより負
荷回路を高電圧駆動するよう構成された高耐圧出力回路
において、前記分圧回路は前記高電圧電源に縦列接続さ
れた複数の分圧素子からなり、これらの分圧素子のうち
少なくとも前記高電圧の最大電圧を負担する分圧素子は
高耐圧ＭＯ３）ンジスタで構成する。
ＣＭＯＳ）ランジスタとを共存させた、いわゆるＢｉ−
ＣＭＯＳ）ランジスタにより構成される高耐圧出力回路
に関し、 ・ＭＯＳ）ランジスタはある程度高耐圧化することが容
易であるという点を利用し、高耐圧ＭＯＳトランジスタ
を用いて通常電源電圧の論理回路出力により高電圧駆動
を可能とする高耐圧出力回路を提１共することを目的と
し、 高電圧電源に複数のバイポーラ駆動トランジスタを縦列
接続し、前記各バイポーラ駆動トランジスタに分圧回路
を介して前記高電圧電源の電圧を所定分圧比の分圧電圧
を印加し、低電圧電源によって駆動される論理回路の出
力信号に基づいて前記分圧回路を制御することにより負
荷回路を高電圧駆動するよう構成された高耐圧出力回路
において、前記分圧回路は前記高電圧電源に縦列接続さ
れた複数の分圧素子からなり、これらの分圧素子のうち
少なくとも前記高電圧の最大電圧を負担する分圧素子は
高耐圧ＭＯ３）ンジスタで構成する。
本発明は高耐圧出力回路に係り、特にバイポーラトラン
ジスタとＣＭＯＳトランジスタとを共存させた、いわゆ
るＢ１−ＣＭＯＳトランジスタにより構成される高耐圧
出力回路に関する。
ジスタとＣＭＯＳトランジスタとを共存させた、いわゆ
るＢ１−ＣＭＯＳトランジスタにより構成される高耐圧
出力回路に関する。
通常論理レベルの電圧（以下、通常電圧レベルという。
）に基づいて負荷を高電圧レベルで駆動することが必要
となる場合がある。そのような場合に用いられるのが高
耐圧出力回路であり、例えばモータドライブ回路、電源
回路、プラズマデイスプレィパネル等の駆動回路などに
用いられる。
となる場合がある。そのような場合に用いられるのが高
耐圧出力回路であり、例えばモータドライブ回路、電源
回路、プラズマデイスプレィパネル等の駆動回路などに
用いられる。
従来用いられている分圧型の高耐圧出力回路は、複数通
常耐圧バイポーラトランジスタを電源電圧ｖｃｃとＧＮ
Ｄ間に縦続接続した、いわゆるスタックを構成し、駆動
すべき高電圧を各バイポーラトランジスタのそれぞれに
分圧させることによりバイポーラトランジスタ全体で負
担するという構成を採っていた。この場合、分圧素子と
しては抵抗器をバイポーラトランジスタと同数直列接続
して用い、各抵抗に跨ってバイポーラトランジスタのコ
レクタとベースを接続することにより分圧駆動させるも
のであった。
常耐圧バイポーラトランジスタを電源電圧ｖｃｃとＧＮ
Ｄ間に縦続接続した、いわゆるスタックを構成し、駆動
すべき高電圧を各バイポーラトランジスタのそれぞれに
分圧させることによりバイポーラトランジスタ全体で負
担するという構成を採っていた。この場合、分圧素子と
しては抵抗器をバイポーラトランジスタと同数直列接続
して用い、各抵抗に跨ってバイポーラトランジスタのコ
レクタとベースを接続することにより分圧駆動させるも
のであった。
なお、その他の高耐圧化の方法として、ＭＯＳトランジ
スタをプッシュプル動作あるいはトーテムボール動作さ
せるものがあるが、本発明とは直接関係しないので説明
を省略する。
スタをプッシュプル動作あるいはトーテムボール動作さ
せるものがあるが、本発明とは直接関係しないので説明
を省略する。
上記従来技術の問題点は、分圧素子に抵抗を用いている
ためバイポーラトランジスタの分圧電圧を正確に調整で
きない点、バイポーラトランジスタでは高駆動力（高耐
圧）、高速性、高集積性の全てを満たす高耐圧出力回路
を実現するのは困難であり、また、高機能、高速の論理
デバイスと高耐圧出力回路とを同一チップ上にＩＣ化す
ることが困難であるという点である。
ためバイポーラトランジスタの分圧電圧を正確に調整で
きない点、バイポーラトランジスタでは高駆動力（高耐
圧）、高速性、高集積性の全てを満たす高耐圧出力回路
を実現するのは困難であり、また、高機能、高速の論理
デバイスと高耐圧出力回路とを同一チップ上にＩＣ化す
ることが困難であるという点である。
すなわち、前者の分圧素子として抵抗を用いた場合、バ
イポーラトランジスタのベースやエミッタ間電圧ｖＢ６
を制御することができず、ＯＦＦすべき期間に何らかの
原因により電圧が加わるとｖＢＥが加わってＯＮＬ、て
しまうことが起こる。
イポーラトランジスタのベースやエミッタ間電圧ｖＢ６
を制御することができず、ＯＦＦすべき期間に何らかの
原因により電圧が加わるとｖＢＥが加わってＯＮＬ、て
しまうことが起こる。
後者の場合、バイポーラトランジスタの特性として高駆
動力、高速性が挙げられるが、しかし、高集積化の点で
はＭＯＳ）ランジスタに劣るという特性を有する。した
がって、高耐圧、高速性、高集積性の全てを満足するこ
とは困難である。
動力、高速性が挙げられるが、しかし、高集積化の点で
はＭＯＳ）ランジスタに劣るという特性を有する。した
がって、高耐圧、高速性、高集積性の全てを満足するこ
とは困難である。
また、高耐圧出力回路のＩＣ化を考える場合、通常電源
電圧（例えば、５Ｖ）で動作する論理回路系と、その論
理回路出力により負荷を高電圧（例えば、１８ｖ）で駆
動する出力回路とを同一チップ上に並存させてＩＣ化す
ることが望ましい。
電圧（例えば、５Ｖ）で動作する論理回路系と、その論
理回路出力により負荷を高電圧（例えば、１８ｖ）で駆
動する出力回路とを同一チップ上に並存させてＩＣ化す
ることが望ましい。
この場合に互の長所を共存させるものとして前述のＢ１
−ＣＭＯＳデバイスの応用が考えられる。
−ＣＭＯＳデバイスの応用が考えられる。
ところが、複数のバイポーラトランジスタをスタックと
した高耐圧出力回路を考えた場合製造プロセスはバイポ
ーラトランジスタ１個の特性で決まり、したがって耐圧
特性にバリエーションをもたせる場合には個々のバイポ
ーラトランジスタの製造プロセスをその都度手直しする
必要がある。
した高耐圧出力回路を考えた場合製造プロセスはバイポ
ーラトランジスタ１個の特性で決まり、したがって耐圧
特性にバリエーションをもたせる場合には個々のバイポ
ーラトランジスタの製造プロセスをその都度手直しする
必要がある。
このことをＢ１−ＣＭＯＳデバイスを用いた場合につい
て考えると、プロセスの手直しはバイポーラトランジス
タに限らずＭＯＳ）ランジスタにも及ぶことになる。製
造プロスセの手直しは煩雑であり、なるべく一定の製造
プロセスで耐圧のバリエ、−ジョンをもたせることが可
能な高耐圧出力回路の（ｎ成があれば好都合である。
て考えると、プロセスの手直しはバイポーラトランジス
タに限らずＭＯＳ）ランジスタにも及ぶことになる。製
造プロスセの手直しは煩雑であり、なるべく一定の製造
プロセスで耐圧のバリエ、−ジョンをもたせることが可
能な高耐圧出力回路の（ｎ成があれば好都合である。
そこで、本発明は、ＭＯＳトランジスタはある程度高耐
圧化することが容易であるという点を利用し、高耐圧Ｍ
ＯＳトランジスタを用いて通常型？Ｒ電圧の論理回路出
力により高電圧駆動を可能とする高耐圧出力回路を堤供
することを目的とする。
圧化することが容易であるという点を利用し、高耐圧Ｍ
ＯＳトランジスタを用いて通常型？Ｒ電圧の論理回路出
力により高電圧駆動を可能とする高耐圧出力回路を堤供
することを目的とする。
上記、課題を解決するため、本発明は、第１図に示すよ
うに、高電圧電源ΦｖＤＤに複数のバイポーラ駆動トラ
ンジスタＱ−Ｑ、Ｑ−Ｑ をｐｌ ｐｎ ａ
ｌｌ ｌｌｎ縦列接続し、前記各バイポーラ駆動ト
ランジスタに分圧回路を介して前記高電圧電源の電圧を
所定分圧比の分圧電圧を印加し、通常電圧電源ｅｖｏ。
うに、高電圧電源ΦｖＤＤに複数のバイポーラ駆動トラ
ンジスタＱ−Ｑ、Ｑ−Ｑ をｐｌ ｐｎ ａ
ｌｌ ｌｌｎ縦列接続し、前記各バイポーラ駆動ト
ランジスタに分圧回路を介して前記高電圧電源の電圧を
所定分圧比の分圧電圧を印加し、通常電圧電源ｅｖｏ。
によって駆動される論理回路の出力信号に基づいて前記
分圧回路を制御することにより負荷回路を１α電圧駆動
するよう構成された高耐圧出力回路において、前記分圧
回路は前記高電圧電源ΦｖＤＤに縦列接続された複数の
分圧素子Ｄ 〜Ｄ 、Ｄｐｉ ｐｎ ｍｌ 〜Ｄ からなり、これらの分圧素子のうち少なｆｌ１１ くとも電源電圧の最大電圧をｅｖＤＤまたは最小電圧ｅ
ｖ 負担する分圧素子ＤＤ は高耐圧ＤＤ
ｐｉ’ ｌｌｎＭＯＳトンジスタを用いて
構成する。
分圧回路を制御することにより負荷回路を１α電圧駆動
するよう構成された高耐圧出力回路において、前記分圧
回路は前記高電圧電源ΦｖＤＤに縦列接続された複数の
分圧素子Ｄ 〜Ｄ 、Ｄｐｉ ｐｎ ｍｌ 〜Ｄ からなり、これらの分圧素子のうち少なｆｌ１１ くとも電源電圧の最大電圧をｅｖＤＤまたは最小電圧ｅ
ｖ 負担する分圧素子ＤＤ は高耐圧ＤＤ
ｐｉ’ ｌｌｎＭＯＳトンジスタを用いて
構成する。
本発明によれば、分圧素子ＤＤ に高耐圧ｐｉ’
ｍｎ ＭＯＳトランジスタを用いてバイポーラトランジスタＱ
−Ｑ、Ｑ−Ｑ を駆動するため、バｐｉ ｐｎ
ｍｌ ＩＩｎイボーラトランジスタを正しく制
御することができ、また耐圧特性をＭＯＳ）ランジスタ
Ｄ、１゜Ｄ に依存させることができるため、当該ＭＯ
３ｎ トランジスタＤＤ の耐圧特性に関する製造ｐｉ’
ｍｎ プロセスを変更することで耐圧性に幅のある高耐圧出力
回路を堤供することができる。
ｍｎ ＭＯＳトランジスタを用いてバイポーラトランジスタＱ
−Ｑ、Ｑ−Ｑ を駆動するため、バｐｉ ｐｎ
ｍｌ ＩＩｎイボーラトランジスタを正しく制
御することができ、また耐圧特性をＭＯＳ）ランジスタ
Ｄ、１゜Ｄ に依存させることができるため、当該ＭＯ
３ｎ トランジスタＤＤ の耐圧特性に関する製造ｐｉ’
ｍｎ プロセスを変更することで耐圧性に幅のある高耐圧出力
回路を堤供することができる。
次に、本発明に係る実施例を図面に基づいて説明する。
第２図に本発明の実施例を示す。回路構成を大別すると
、相互にＧＮＤ電位を基準として対称的に構成されたプ
ラス側回路とマイナス側回路とに分けられる。
、相互にＧＮＤ電位を基準として対称的に構成されたプ
ラス側回路とマイナス側回路とに分けられる。
・プラス側回路は入力端子ＩＮに人力される人力信号Ｓ
Ｉｎの論理レベル“Ｈ＃に応じてプラス制御信号を出力
するプラス制御回路１００ と、前記プラス制御信号を
受けて高電圧ΦＶＤＤを分圧する分圧回路２００ｐと、
分圧された各分圧電圧を負担して負荷（図示せず）に高
電圧” ｖＤＤを出力端子ＯＵＴから供給する駆動回路
３００ と、を備えて構成される。
Ｉｎの論理レベル“Ｈ＃に応じてプラス制御信号を出力
するプラス制御回路１００ と、前記プラス制御信号を
受けて高電圧ΦＶＤＤを分圧する分圧回路２００ｐと、
分圧された各分圧電圧を負担して負荷（図示せず）に高
電圧” ｖＤＤを出力端子ＯＵＴから供給する駆動回路
３００ と、を備えて構成される。
プラス制御回路１００ は負荷トランジスタ（ＰＭＯ８
）ＴＰ８と、高耐圧トランジスタ（８ＭＯ３）ＴＮ９と
からなる。高耐圧トランジスタＴ Ｎ ｔａのゲートは
入力端子ＩＮに接続されている。
）ＴＰ８と、高耐圧トランジスタ（８ＭＯ３）ＴＮ９と
からなる。高耐圧トランジスタＴ Ｎ ｔａのゲートは
入力端子ＩＮに接続されている。
分圧回路２００ は高電圧のＶＤＤの最高電圧段に設け
られた高耐圧トランジスタ（ＰＭＯ３）Ｔ Ｐ Ｔおよ
び分圧トランジスタ（ＮＭＯ８）ＴＮ４〜ＴＮ６の直列
回路と、分圧トランジスタＴ Ｎ ４〜高耐圧トランジ
スタＴ Ｐ ７の各接続点にゲートが接続されたベース
制御トランジスタ（ＮＯＭＳ）ＴＮ −ＴＮ３とを備
える。高耐圧トランジスタＴＰ７のゲートが負荷トラン
ジスタＴＰ８と高耐圧トランジスタＴ Ｎ ９との接続
点に接続され、プラス制御回路１００ からの制御信
号を受けている。
られた高耐圧トランジスタ（ＰＭＯ３）Ｔ Ｐ Ｔおよ
び分圧トランジスタ（ＮＭＯ８）ＴＮ４〜ＴＮ６の直列
回路と、分圧トランジスタＴ Ｎ ４〜高耐圧トランジ
スタＴ Ｐ ７の各接続点にゲートが接続されたベース
制御トランジスタ（ＮＯＭＳ）ＴＮ −ＴＮ３とを備
える。高耐圧トランジスタＴＰ７のゲートが負荷トラン
ジスタＴＰ８と高耐圧トランジスタＴ Ｎ ９との接続
点に接続され、プラス制御回路１００ からの制御信
号を受けている。
駆動回路３００ は高電圧のｖＤＤとＧＮＤ間に縦続接
続されてスタックに構成された駆動トランジスタ（ｎｐ
ｎバイポーラトランジスタ）Ｑ４〜Ｑ６よりなる。駆動
トランジスタＱ４のベースとコレクタ間にはベース制御
トランジスタＴＮ■のソースとドレインがまたがって接
続され、これと同様にベース制御トランジスタＴＮ、Ｔ
Ｎ３がそれぞれ接続されている。
続されてスタックに構成された駆動トランジスタ（ｎｐ
ｎバイポーラトランジスタ）Ｑ４〜Ｑ６よりなる。駆動
トランジスタＱ４のベースとコレクタ間にはベース制御
トランジスタＴＮ■のソースとドレインがまたがって接
続され、これと同様にベース制御トランジスタＴＮ、Ｔ
Ｎ３がそれぞれ接続されている。
マイナス側回路もプラス側回路と同様であり入力端子Ｉ
Ｎに入力される入力信号Ｓ１ｎの論理レベル“Ｌ”に応
じてマイナス制御信号を出力するマイナス制御回路１０
０ と、マイナス制御信号を受けて低電圧ｅｖＤＤを分
圧する分圧回路２００゜と、分圧された各分圧電圧を負
担して負荷に低電圧ｅｖＤＤを出力端子ＯＵＴから供給
する駆動回路３００１１と、を備えて構成される。
Ｎに入力される入力信号Ｓ１ｎの論理レベル“Ｌ”に応
じてマイナス制御信号を出力するマイナス制御回路１０
０ と、マイナス制御信号を受けて低電圧ｅｖＤＤを分
圧する分圧回路２００゜と、分圧された各分圧電圧を負
担して負荷に低電圧ｅｖＤＤを出力端子ＯＵＴから供給
する駆動回路３００１１と、を備えて構成される。
マイナス制御回路１００ は負荷トランジスタ（ＮＭＯ
Ｓ）ＴＮ８と、高耐圧トランジスタ（ＰＭＯＳ）ＴＰ９
とからなり、高耐圧トランジスタＴ Ｐ ９のゲートが
入力端子ＩＮに接続されている。
Ｓ）ＴＮ８と、高耐圧トランジスタ（ＰＭＯＳ）ＴＰ９
とからなり、高耐圧トランジスタＴ Ｐ ９のゲートが
入力端子ＩＮに接続されている。
分圧回路２００１は低電圧ｅｖＤＤの最低電圧段に設け
られた高耐圧トランジスタ（ＮＭＯＳ）Ｔ Ｎ ７およ
び分圧トランジスタ（ＰＭＯＳ）ＴＰ −ＴＰ６の直
列回路と、分圧トランジスタＴＰ 〜高耐圧トランジ
スタＴ Ｎ ７の各接続点にゲートが接続されたベース
制御トランジスタ（ＰＭＯＳ）ＴＰ −ＴＰ３とを備
える。高耐圧トランジスタＴＮ７のゲートが負荷トラン
ジスタＴＮ と高耐圧トランジスタＴＰ９との接続点
に接続され、マイナス制御回路１００１．ｌからの制御
信号を受けている。
られた高耐圧トランジスタ（ＮＭＯＳ）Ｔ Ｎ ７およ
び分圧トランジスタ（ＰＭＯＳ）ＴＰ −ＴＰ６の直
列回路と、分圧トランジスタＴＰ 〜高耐圧トランジ
スタＴ Ｎ ７の各接続点にゲートが接続されたベース
制御トランジスタ（ＰＭＯＳ）ＴＰ −ＴＰ３とを備
える。高耐圧トランジスタＴＮ７のゲートが負荷トラン
ジスタＴＮ と高耐圧トランジスタＴＰ９との接続点
に接続され、マイナス制御回路１００１．ｌからの制御
信号を受けている。
駆動回路３００．は、低電圧ｅ ｖＤＤとＧＮＤ間に縦
続接続されてスタックに構成された駆動トランジスタ（
ｎｐｎバイポーラトランジスタ）Ｑｌ〜Ｑ３よりなる。
続接続されてスタックに構成された駆動トランジスタ（
ｎｐｎバイポーラトランジスタ）Ｑｌ〜Ｑ３よりなる。
駆動トランジスタＱ１のベースとコレクタ間にはベース
制御トランジスタＴ Ｐ ｔのソースとドレインがまた
がって接続され、これと同様にベース制御トランジスタ
ＴＰ、ＴＰ３がそれぞれ接続されている。
制御トランジスタＴ Ｐ ｔのソースとドレインがまた
がって接続され、これと同様にベース制御トランジスタ
ＴＰ、ＴＰ３がそれぞれ接続されている。
以上のプラス側回路とマイナス側回路に用いられている
各ＭＯ８）ランジスタはプラス側とマイナス側で相互に
０ＭＯ８）ランジスタを使用して構成されている。各Ｃ
ＭＯ５の対応関係は各トランジスタの参照番号で一致し
て示しである。
各ＭＯ８）ランジスタはプラス側とマイナス側で相互に
０ＭＯ８）ランジスタを使用して構成されている。各Ｃ
ＭＯ５の対応関係は各トランジスタの参照番号で一致し
て示しである。
高耐圧トランジスタＴＰ 、ＴＮ 、ＴＰ７゜Ｔ
Ｎ ｙは池のＭＯＳ）ランジスタに比べて高耐圧に構成
されている。高耐圧ＭＯ８）ランジスタとする方法には
、第１にチャネル長を長くする方法、第２にドレイン側
の拡散濃度を低くする方法、第３にドレイン端にオフセ
ットゲートを設ける方法、等がある。−例として第３の
方法により高耐圧化する場合のＩＣの断面構造を第３図
に示す。
Ｎ ｙは池のＭＯＳ）ランジスタに比べて高耐圧に構成
されている。高耐圧ＭＯ８）ランジスタとする方法には
、第１にチャネル長を長くする方法、第２にドレイン側
の拡散濃度を低くする方法、第３にドレイン端にオフセ
ットゲートを設ける方法、等がある。−例として第３の
方法により高耐圧化する場合のＩＣの断面構造を第３図
に示す。
第３図に示すように、高耐圧トランジスタＴＰ、ＴＰ９
の場合にはドレイン領域りのＰ＋領域を通常より狭め、
その狭めた領域に低層拡散領域Ｐ″″を拡散させてオフ
セットゲート部を形成する。高耐圧トランジスタＴＮ、
ＴＮ９の場合にはドレイン領域りのＮ 領域を通常より
狭め、その挟めた領域に低濃度拡散領域Ｎ−を拡散させ
てオフセットゲート部を形成する。このように、低濃度
領域Ｐ−，Ｎ−を形成することにより耐圧を増加させる
ことができる。
の場合にはドレイン領域りのＰ＋領域を通常より狭め、
その狭めた領域に低層拡散領域Ｐ″″を拡散させてオフ
セットゲート部を形成する。高耐圧トランジスタＴＮ、
ＴＮ９の場合にはドレイン領域りのＮ 領域を通常より
狭め、その挟めた領域に低濃度拡散領域Ｎ−を拡散させ
てオフセットゲート部を形成する。このように、低濃度
領域Ｐ−，Ｎ−を形成することにより耐圧を増加させる
ことができる。
次に、動作を説明する（第４図参照）。
入力信号Ｓ１ｎが論理レベル“Ｈ”のとき高耐圧トラン
ジスタＴ Ｐ ９はＯＦＦであり、マイナス制御回路１
００ は動作しない。このとき、高耐圧■ トランジスタＴＮ９がＯＮとなっているのでプラス制御
信号ＡはＬ”レベルであり、高耐圧トランジスタＴＰ
がＯＮ、分圧トランジスタＴＮ４〜ＴＮ、がＯＮでＯ
Ｎ、ベース制御トランジスタＴＮ −ＴＮ３がＯＮで
あり、したがって駆動トランジスタＱ −ＱＢがＯＮ
であるから出力端子０ＵＴからＳ は高電圧” ｖＤ
Ｄレベルで出力さｏｕす れている。
ジスタＴ Ｐ ９はＯＦＦであり、マイナス制御回路１
００ は動作しない。このとき、高耐圧■ トランジスタＴＮ９がＯＮとなっているのでプラス制御
信号ＡはＬ”レベルであり、高耐圧トランジスタＴＰ
がＯＮ、分圧トランジスタＴＮ４〜ＴＮ、がＯＮでＯ
Ｎ、ベース制御トランジスタＴＮ −ＴＮ３がＯＮで
あり、したがって駆動トランジスタＱ −ＱＢがＯＮ
であるから出力端子０ＵＴからＳ は高電圧” ｖＤ
Ｄレベルで出力さｏｕす れている。
いま、入力信号Ｓ１ｎが′Ｌ”に転じたとする。
すると、高耐圧トランジスタＴＮ９がＯＦＦとなってプ
ラス制御回路１００ は動作せず、高耐圧トランジスタ
ＴＰ９がＯＮとなるため、マイナス制御信号Ｂが“Ｈ″
レベルなる。すると、高耐圧トランジスタＴ Ｎ ７が
ＯＮ、分圧トランジスタＴＰ −ＴＰ６がＯＮ、ベー
ス制御トランジスりＴＰ −ＴＰ３がＯＮとなり、し
たがって駆動■ トランジスタＱ −Ｑ３がＯＮとなり、出力端子■ ＯＵＴからｅｖ レベルのＳ が出力される。
ラス制御回路１００ は動作せず、高耐圧トランジスタ
ＴＰ９がＯＮとなるため、マイナス制御信号Ｂが“Ｈ″
レベルなる。すると、高耐圧トランジスタＴ Ｎ ７が
ＯＮ、分圧トランジスタＴＰ −ＴＰ６がＯＮ、ベー
ス制御トランジスりＴＰ −ＴＰ３がＯＮとなり、し
たがって駆動■ トランジスタＱ −Ｑ３がＯＮとなり、出力端子■ ＯＵＴからｅｖ レベルのＳ が出力される。
ＤＤ ００ ｔ
したがって、人力信号”Ｉｎの“Ｈ”→“Ｌ”への変化
に伴なって、■ｖＤＤ−４ｅｖＤＤまで変化することと
なる。このように、通常電圧電源ｖｃｃレベルの入力信
号Ｓ により±ｖＤＤレベルの電圧を出力ｎ することができる。必要な場合にはＧＮＤレベルとΦＶ
かｅｖｏＤを取出すことにより各半分の出Ｄ 力場圧をそれぞれ得ることができる。
に伴なって、■ｖＤＤ−４ｅｖＤＤまで変化することと
なる。このように、通常電圧電源ｖｃｃレベルの入力信
号Ｓ により±ｖＤＤレベルの電圧を出力ｎ することができる。必要な場合にはＧＮＤレベルとΦＶ
かｅｖｏＤを取出すことにより各半分の出Ｄ 力場圧をそれぞれ得ることができる。
ここで、分圧回路２００ ．２００ に分圧素ｐ
ｍ 子としてＭＯＳトランジスタＴＰ４〜ＴＰ６゜Ｔ Ｎ
４〜Ｔ Ｎ ｅを用いたことにより各駆動トランジスタ
Ｑ −Ｑ、に与えるベース電圧を確実にＯＮ、ＯＦＦ
させることができるため誤動作を防止でき、また分圧配
分として分圧回路２００ 。
ｍ 子としてＭＯＳトランジスタＴＰ４〜ＴＰ６゜Ｔ Ｎ
４〜Ｔ Ｎ ｅを用いたことにより各駆動トランジスタ
Ｑ −Ｑ、に与えるベース電圧を確実にＯＮ、ＯＦＦ
させることができるため誤動作を防止でき、また分圧配
分として分圧回路２００ 。
ｐ
２００ に印加される高電圧＄ｖ ｅｖＤ、の多ｍ
ＤＤ’く
を高耐圧トランジスタＴＰ、ＴＮ７に員環させることが
できるため、他の分圧トランジスタＴＰ −ＴＰ
、ＴＮ −ＴＮ６の員環電圧を少なくして上記ベース
電圧の０ＮＳＯＦＦを一層確実にすることができる。高
耐圧化するのは、高耐圧トランジスタＴ Ｐ ｙと高耐
圧トランジスタＴ Ｎ ７のみでよいから、ＭＯＳトラ
ンジスタの製造プロセスの変更の容易性とあいまって比
較的簡単に耐圧の変更が可能であり、変更に手間のかか
るバイポーラプロセスはそのまま温存できる。
ＤＤ’く
を高耐圧トランジスタＴＰ、ＴＮ７に員環させることが
できるため、他の分圧トランジスタＴＰ −ＴＰ
、ＴＮ −ＴＮ６の員環電圧を少なくして上記ベース
電圧の０ＮＳＯＦＦを一層確実にすることができる。高
耐圧化するのは、高耐圧トランジスタＴ Ｐ ｙと高耐
圧トランジスタＴ Ｎ ７のみでよいから、ＭＯＳトラ
ンジスタの製造プロセスの変更の容易性とあいまって比
較的簡単に耐圧の変更が可能であり、変更に手間のかか
るバイポーラプロセスはそのまま温存できる。
以上述べた通り本発明によれば、高速Ｂ１−ＣＭＯＳプ
ロセスを若干変更するだけで種々の高耐圧出力回路を作
ることができる。
ロセスを若干変更するだけで種々の高耐圧出力回路を作
ることができる。
第１図は本発明の原理説明図、
第２図は本発明の第１実施例を示す回路図、第３図は高
耐圧ＭＯＳトランジスタの断面図、第４図は動作説明図
である。 １００ ・・・プラス制御回路 １００ ・・・マイナス制御回路 ■ ２００ ・・・分圧回路 ２００ ・・・分圧回路 ■ ３００ ・・・駆動回路 ３００ ・・・駆動回路 ■ ＩＮ・・・入力端子 ０１ＪＴ・・・出力端子 Ｑ、１〜Ｑ、ｎ・・・バイポーラ駆動トランジスタＱｍ
ｌ−Ｑａｎ・・・バイポーラ駆動トランジスタＤ、１〜
Ｄｐｍ・・・分圧素子 ＤＩ１１〜Ｄ、ｎ・・・分圧素子 Ｄ ＴＰ７・・・高耐圧トランジスタｐ１″ Ｄ、ＴＮ７・・・高耐圧トランジスタ １ｎ ”ＤＤ・・・高電圧 ｅＶ ＤＤ・・・低電圧 ｖＣＣ・・・通常電圧 本発明の原理説明図 第 １ 図 本発明の第１実施例を示す回路図 第 ２ 図
耐圧ＭＯＳトランジスタの断面図、第４図は動作説明図
である。 １００ ・・・プラス制御回路 １００ ・・・マイナス制御回路 ■ ２００ ・・・分圧回路 ２００ ・・・分圧回路 ■ ３００ ・・・駆動回路 ３００ ・・・駆動回路 ■ ＩＮ・・・入力端子 ０１ＪＴ・・・出力端子 Ｑ、１〜Ｑ、ｎ・・・バイポーラ駆動トランジスタＱｍ
ｌ−Ｑａｎ・・・バイポーラ駆動トランジスタＤ、１〜
Ｄｐｍ・・・分圧素子 ＤＩ１１〜Ｄ、ｎ・・・分圧素子 Ｄ ＴＰ７・・・高耐圧トランジスタｐ１″ Ｄ、ＴＮ７・・・高耐圧トランジスタ １ｎ ”ＤＤ・・・高電圧 ｅＶ ＤＤ・・・低電圧 ｖＣＣ・・・通常電圧 本発明の原理説明図 第 １ 図 本発明の第１実施例を示す回路図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、高電圧電源（■Ｖ＿Ｄ＿Ｄ）に複数のバイポーラ駆
動トランジスタ（Ｑ＿ｐ＿ｌ〜Ｑ＿ｐ＿ｎ、Ｑ＿ｍ＿ｌ
〜Ｑ＿ｍ＿ｎ）を縦列接続し、前記各バイポーラ駆動ト
ランジスタに分圧回路を介して前記高電圧電源の電圧を
所定分圧比の分圧電圧を印加し、通常電圧電源（■Ｖ＿
Ｃ＿Ｃ）によって駆動される論理回路の出力信号に基づ
いて前記分圧回路を制御することにより負荷回路を高電
圧駆動するよう構成された高耐圧出力回路において、 前記分圧回路は前記高電圧電源（■Ｖ＿Ｄ＿Ｄ）に縦列
接続された複数の分圧素子（Ｄ＿ｐ＿ｌ〜Ｄ＿ｐ＿ｎ、
Ｄ＿ｍ＿ｌ〜Ｄ＿ｍ＿ｎ）からなり、これらの分圧素子
のうち少なくとも電源電圧の最大電圧を（■Ｖ＿Ｄ＿Ｄ
）または最小電圧（■Ｖ＿Ｄ＿Ｄ）負担する分圧素子（
Ｄ＿ｐ＿ｌ、Ｄ＿ｍ＿ｎ）は高耐圧ＭＯＳトンジスタで
あることを特徴とする高耐圧出力回路。 ２、請求項１記載の高耐圧出力回路において、前記複数
のバイポーラ駆動トランジスタおよび分圧回路は０電位
を基準とする正側高電圧駆動群（Ｑ＿ｐ＿ｌ〜Ｑ＿ｐ＿
ｎ、Ｄ＿ｐ＿ｌ〜Ｄ＿ｐ＿ｎ）と負側高電圧駆動群（Ｑ
＿ｍ＿ｌ〜Ｑ＿ｍ＿ｎ、Ｄ＿ｍ＿ｌ〜Ｄ＿ｍ＿ｎ）とか
らなり、前記高耐圧ＭＯＳトランジスタ（Ｄ＿ｐ＿ｌ、
Ｄ＿ｍ＿ｎ）は前記正側高電圧群の最高電圧（■Ｖ＿Ｄ
＿Ｄ）負坦部および負側高電圧群の最低電圧（■Ｖ＿Ｄ
＿Ｄ）負坦部にそれぞれ設けられていることを特徴とす
る高耐圧出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25773188A JPH02104125A (ja) | 1988-10-13 | 1988-10-13 | 高耐圧出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25773188A JPH02104125A (ja) | 1988-10-13 | 1988-10-13 | 高耐圧出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02104125A true JPH02104125A (ja) | 1990-04-17 |
Family
ID=17310313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25773188A Pending JPH02104125A (ja) | 1988-10-13 | 1988-10-13 | 高耐圧出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02104125A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019097165A (ja) * | 2017-11-17 | 2019-06-20 | ティー ウィリアムズ ブルース | リニアまたはｄ級トポロジーを用いた、高速、高電圧の増幅器出力ステージ |
-
1988
- 1988-10-13 JP JP25773188A patent/JPH02104125A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019097165A (ja) * | 2017-11-17 | 2019-06-20 | ティー ウィリアムズ ブルース | リニアまたはｄ級トポロジーを用いた、高速、高電圧の増幅器出力ステージ |
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