JPH0282716A - 相補型ｍｉｓｆｅｔ集積回路 - Google Patents
相補型ｍｉｓｆｅｔ集積回路Info
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- JPH0282716A JPH0282716A JP63235506A JP23550688A JPH0282716A JP H0282716 A JPH0282716 A JP H0282716A JP 63235506 A JP63235506 A JP 63235506A JP 23550688 A JP23550688 A JP 23550688A JP H0282716 A JPH0282716 A JP H0282716A
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- 230000000295 complement effect Effects 0.000 title claims description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＩＳＦＥＴ集積回路に関し、特に低電
圧動作時の高速化に関する。
圧動作時の高速化に関する。
従来、時計、ポータプル機器等に使用されるＣＭＯ８集
積回路は１．５ｖ程度の電源電圧での動作が要求される
ため、通常の５ｖ単一電源用ＣＭＯ８集積回路において
、ｎチャネル型トランジスタのしきい電圧を０．７〜０
．８Ｖ、Ｐチャネル型トランジスタのしきい電圧を−０
，７〜−０，８Ｖとするのに対し、１．５ｖ動作が要求
される場合にはｎチャネル型トランジスタでは、０．５
〜０．６Ｖ、Ｐチャネル型トランジスタでは−０，５〜
−０，６Ｖとしていた。５ｖから１．５ｖ程度への低電
圧化対応として、Ｐチャネル、ｎチャネル型それぞれの
しきい電圧の絶対値を０．２〜０．３ Ｖだけ小さくす
るのは、必ずしも十分なことではなく、動作スピードは
当然遅くなり、５ｖ電源では５ＭＨｚ〜２０ＭＨｚ程度
とされるクロック周波数が１．５ｖ電源では３２ＫＨｚ
〜１００ＫＨｚ程度とされる。しかし、しきい電圧の
絶対値をさらに小さくすることは、リーク電流の増加を
招くため実現がむすがしい。
積回路は１．５ｖ程度の電源電圧での動作が要求される
ため、通常の５ｖ単一電源用ＣＭＯ８集積回路において
、ｎチャネル型トランジスタのしきい電圧を０．７〜０
．８Ｖ、Ｐチャネル型トランジスタのしきい電圧を−０
，７〜−０，８Ｖとするのに対し、１．５ｖ動作が要求
される場合にはｎチャネル型トランジスタでは、０．５
〜０．６Ｖ、Ｐチャネル型トランジスタでは−０，５〜
−０，６Ｖとしていた。５ｖから１．５ｖ程度への低電
圧化対応として、Ｐチャネル、ｎチャネル型それぞれの
しきい電圧の絶対値を０．２〜０．３ Ｖだけ小さくす
るのは、必ずしも十分なことではなく、動作スピードは
当然遅くなり、５ｖ電源では５ＭＨｚ〜２０ＭＨｚ程度
とされるクロック周波数が１．５ｖ電源では３２ＫＨｚ
〜１００ＫＨｚ程度とされる。しかし、しきい電圧の
絶対値をさらに小さくすることは、リーク電流の増加を
招くため実現がむすがしい。
現状での、５ｖ電源と１．５ｖ電源とで動作スピードの
比較を第３図の０Ｍ０８回路で行ってみる。この回路は
、水晶発振器やアナログ入力を口シックレベルに変換す
るセルフバイアス増幅器として、しばしば使われる。こ
の増幅器の電圧ゲインが１倍となる周波数ｆｕは、 ｆ 、、 ＝ ＣＬ／ ｇ −・・・・・・・・・■で
与えられる。ｇｍはこの増幅器の相互コンダクタンス、
ＣＬは負荷容量である。ｇ□はさらに、ｎチャネル型ト
ランジスタＭ３１の相互コンダクタンスｇ。、、、Ｐチ
ャネル型トランジスタＭＳ２の相互コンダクタンスｇｍ
ｐの和として、ｇゆ＝ｇヨ。＋ｇｔａｐとなる。また、
ゲインを十分とるために、トランジスタＭ ｓ ＋、Ｍ
３２が飽和するよう通常この増幅器のセルフ、バイアス
電圧は、（電源電圧）／２程度に設定される。以上より
、５ｖ電源と１．５ｖ電源とでのｆ。の値を比較すると
、 ｆ ｕ （５ｖ） ｇ ｍ （ｓｖ）β、 ＋ （
５／２）−〇、７１＋β、 ＋ （−５／２）−（−０
，７） １２．５−０．７ となる。（ここで、ｆ ａ （１，５’／） ＋ ｆ
ｕ （５ｖ）はそれぞれ１．５ｖ電源での電圧ゲインが
１となる周波数、５ｖ電源での電圧ゲインが１となる周
波数、ｇ ｍ （１，ｓ’） ｒｇ、、、（、ｖ）はそ
れぞれ１，５ｖ電源での相互フンダクタンス、５Ｖ電源
での相互コンダクタンスで、また、飽和領域での相互コ
ンダクタンスが１Ｖｏｓ−ｖＴＩに比例す・るとし、β
０．β、をそれぞれトランジスタＭＨ，Ｍ３２に対する
比例定数とした。
比較を第３図の０Ｍ０８回路で行ってみる。この回路は
、水晶発振器やアナログ入力を口シックレベルに変換す
るセルフバイアス増幅器として、しばしば使われる。こ
の増幅器の電圧ゲインが１倍となる周波数ｆｕは、 ｆ 、、 ＝ ＣＬ／ ｇ −・・・・・・・・・■で
与えられる。ｇｍはこの増幅器の相互コンダクタンス、
ＣＬは負荷容量である。ｇ□はさらに、ｎチャネル型ト
ランジスタＭ３１の相互コンダクタンスｇ。、、、Ｐチ
ャネル型トランジスタＭＳ２の相互コンダクタンスｇｍ
ｐの和として、ｇゆ＝ｇヨ。＋ｇｔａｐとなる。また、
ゲインを十分とるために、トランジスタＭ ｓ ＋、Ｍ
３２が飽和するよう通常この増幅器のセルフ、バイアス
電圧は、（電源電圧）／２程度に設定される。以上より
、５ｖ電源と１．５ｖ電源とでのｆ。の値を比較すると
、 ｆ ｕ （５ｖ） ｇ ｍ （ｓｖ）β、 ＋ （
５／２）−〇、７１＋β、 ＋ （−５／２）−（−０
，７） １２．５−０．７ となる。（ここで、ｆ ａ （１，５’／） ＋ ｆ
ｕ （５ｖ）はそれぞれ１．５ｖ電源での電圧ゲインが
１となる周波数、５ｖ電源での電圧ゲインが１となる周
波数、ｇ ｍ （１，ｓ’） ｒｇ、、、（、ｖ）はそ
れぞれ１，５ｖ電源での相互フンダクタンス、５Ｖ電源
での相互コンダクタンスで、また、飽和領域での相互コ
ンダクタンスが１Ｖｏｓ−ｖＴＩに比例す・るとし、β
０．β、をそれぞれトランジスタＭＨ，Ｍ３２に対する
比例定数とした。
ＶＯＲはゲート・ソース間電圧、ｖＴはトランジスタの
しきい電圧である。） この試算においては、ｎチャネルトランジスタのしきい
電圧を１．５ｖ電源、５ｖ電源それぞれで０．５Ｖ、０
．７Ｖとし、同様にＰチャネルトランジスタでも、それ
ぞれ−〇、５Ｖ、−０．７Ｖとしたが、その結果、１．
５■電源では、前述のようなトランジスタのしきい電圧
の絶対値の低下を行っても、５ｖ電源の１４％のスピー
ドしか得られないことがわかる。実際には、さらに、し
きい電圧の絶対値の０．１５〜０．２ｖのプロセス・バ
ラツキおよび２ ｍ Ｖ ／ ℃程度の湿度特性により
、最悪１．５ｖ電源では５ｖ電源の５０分の１〜１００
分の１程度のスピードしか得られない。
しきい電圧である。） この試算においては、ｎチャネルトランジスタのしきい
電圧を１．５ｖ電源、５ｖ電源それぞれで０．５Ｖ、０
．７Ｖとし、同様にＰチャネルトランジスタでも、それ
ぞれ−〇、５Ｖ、−０．７Ｖとしたが、その結果、１．
５■電源では、前述のようなトランジスタのしきい電圧
の絶対値の低下を行っても、５ｖ電源の１４％のスピー
ドしか得られないことがわかる。実際には、さらに、し
きい電圧の絶対値の０．１５〜０．２ｖのプロセス・バ
ラツキおよび２ ｍ Ｖ ／ ℃程度の湿度特性により
、最悪１．５ｖ電源では５ｖ電源の５０分の１〜１００
分の１程度のスピードしか得られない。
上記のような低電圧動作時のスピードの低下に対する従
来の回路的対策としては、回路なレシオ・レス回路から
レシオ回路に変える方策がしばしば取られる。第３図の
回路はレシオ・レスインバータを用いたものであるが、
これをレシオ・インバータ化すると第４図のようになる
。このレシオ・インバータは、ｎチャネルトランジスタ
Ｍ４、をドライバーとし、ＰチャネルトランジスタＭ４
□を負荷としたものである。通常、このようにキャリア
・モビリティの高いｎチャネルトランジスタをドライバ
ーとする。この回路のｆｌの値は、やはり０式で与えら
れるが、ｇ、はｎチャネル型トラ７９３５Ｍ４１の相互
コンダクタンスそのものとなる。低電圧時に上記のよう
なレシオ化を行うことにより高速化できる理由は、１点
目としてＰチャネル・トランジスタのゲートが接地され
ているためにレシオレスの場合に比べてＰチャネル・ト
ランジスタのゲート・ソース間電圧の絶対値が大きくな
っているため、同じ抵抗値を得るのにＰチャネル・トラ
ンジスタのゲート幅を小さくできるため負荷容量が小さ
くできるということがあげられる。さらに、２点目とし
て、論理しきい値を高くすることができることである。
来の回路的対策としては、回路なレシオ・レス回路から
レシオ回路に変える方策がしばしば取られる。第３図の
回路はレシオ・レスインバータを用いたものであるが、
これをレシオ・インバータ化すると第４図のようになる
。このレシオ・インバータは、ｎチャネルトランジスタ
Ｍ４、をドライバーとし、ＰチャネルトランジスタＭ４
□を負荷としたものである。通常、このようにキャリア
・モビリティの高いｎチャネルトランジスタをドライバ
ーとする。この回路のｆｌの値は、やはり０式で与えら
れるが、ｇ、はｎチャネル型トラ７９３５Ｍ４１の相互
コンダクタンスそのものとなる。低電圧時に上記のよう
なレシオ化を行うことにより高速化できる理由は、１点
目としてＰチャネル・トランジスタのゲートが接地され
ているためにレシオレスの場合に比べてＰチャネル・ト
ランジスタのゲート・ソース間電圧の絶対値が大きくな
っているため、同じ抵抗値を得るのにＰチャネル・トラ
ンジスタのゲート幅を小さくできるため負荷容量が小さ
くできるということがあげられる。さらに、２点目とし
て、論理しきい値を高くすることができることである。
第３図中のレシオレス・インバータの場合、トランジス
タのしきい電圧がＰ、ｎチャネルとも０．７ｖの場合、
１．５ｖ電源では、最大でもゲート・ソース間電圧ｔ＊
１．５Ｖ−０，７Ｖ＝０．８ＶＬかかけられない。とこ
ろが、第４図中のレシオ・インバータでは、負荷のＰチ
ャネル・トランジスタは常に導通しているため、論理し
きい値を（電源電圧）／２より自由に高くできる。つま
り、ドライバーであるｎチャネル・トランジスタのゲー
ト・ソース間電圧を上げられることになる。実際には、
Ｐチャネル・トランジスタの動作領域が３極管側に動き
、電圧ゲインが低下すると同時にローレベル電圧が浮き
上がって来るため、任意に論理しきい値を上げることは
できない。しかし、１．５ｖ程度の低電圧動作時には、
数百ｍＶゲート・ソース間電圧を上げられるだけでも、
かなり大きい高速化効果が期待できる。例として、トラ
ンジスタのしきい電圧がｎ、Ｐチャネルとも０．７ｖの
時、レシオ・レス化により３００ｍＶ論理しきい値を上
げられた場合の高速化度を前と同様に計算して調べると
、ｆ ｕ （１，ｌＶ、 レジｒしｘ） ０．０５ β、十β。
タのしきい電圧がＰ、ｎチャネルとも０．７ｖの場合、
１．５ｖ電源では、最大でもゲート・ソース間電圧ｔ＊
１．５Ｖ−０，７Ｖ＝０．８ＶＬかかけられない。とこ
ろが、第４図中のレシオ・インバータでは、負荷のＰチ
ャネル・トランジスタは常に導通しているため、論理し
きい値を（電源電圧）／２より自由に高くできる。つま
り、ドライバーであるｎチャネル・トランジスタのゲー
ト・ソース間電圧を上げられることになる。実際には、
Ｐチャネル・トランジスタの動作領域が３極管側に動き
、電圧ゲインが低下すると同時にローレベル電圧が浮き
上がって来るため、任意に論理しきい値を上げることは
できない。しかし、１．５ｖ程度の低電圧動作時には、
数百ｍＶゲート・ソース間電圧を上げられるだけでも、
かなり大きい高速化効果が期待できる。例として、トラ
ンジスタのしきい電圧がｎ、Ｐチャネルとも０．７ｖの
時、レシオ・レス化により３００ｍＶ論理しきい値を上
げられた場合の高速化度を前と同様に計算して調べると
、ｆ ｕ （１，ｌＶ、 レジｒしｘ） ０．０５ β、十β。
０．０５ ２
＝３．５
となる。ここで、ｆ ｓ （Ｌ８Ｖ、 ｖｗオ）は１．
５ｖ電源での上記条件での第４図のセルフ・バイアス増
幅器の電圧ゲインが１倍となる周波数、Ｌ（＋、Ｓｖ、
、、オい。
５ｖ電源での上記条件での第４図のセルフ・バイアス増
幅器の電圧ゲインが１倍となる周波数、Ｌ（＋、Ｓｖ、
、、オい。
は１．５ｖ電源での第３図のセルフ・バイアス増幅器の
電圧ゲインが１倍となる周波数で前に計算したｆ ｕ
（１，ｓｖ）と同じものである。また、β□＝β、とし
た。この計算の結果では、論理しきい値の上昇分による
寄与だけでも、レシオ化により、３倍以上の高速化がで
きることになる。ところで、レシオ化は高速化できると
いう利点だけではなく欠点もある。それは、レシオレス
回路の消費電流が容量の充放電電流およびスイッチング
時の貫通電流のみであるのに対し、第４図のようなレシ
オ回路では、ローレベル出力時は電流が流れ続けるため
、消費電流が増加するということである。従って、時計
動作用回路やタイマー等のように常時動作しているよう
な回路には使いづらいということである。しかし、レシ
オレス回路時に動作スピードの上限に近く波形がかなり
なまって貫通電流が大きいような部分または常時動作は
しないが高速動作が要求される例えばＰＬＬ回路のプリ
スケーラのような部分には有効な回路といえる。
電圧ゲインが１倍となる周波数で前に計算したｆ ｕ
（１，ｓｖ）と同じものである。また、β□＝β、とし
た。この計算の結果では、論理しきい値の上昇分による
寄与だけでも、レシオ化により、３倍以上の高速化がで
きることになる。ところで、レシオ化は高速化できると
いう利点だけではなく欠点もある。それは、レシオレス
回路の消費電流が容量の充放電電流およびスイッチング
時の貫通電流のみであるのに対し、第４図のようなレシ
オ回路では、ローレベル出力時は電流が流れ続けるため
、消費電流が増加するということである。従って、時計
動作用回路やタイマー等のように常時動作しているよう
な回路には使いづらいということである。しかし、レシ
オレス回路時に動作スピードの上限に近く波形がかなり
なまって貫通電流が大きいような部分または常時動作は
しないが高速動作が要求される例えばＰＬＬ回路のプリ
スケーラのような部分には有効な回路といえる。
上記のように、回路なレシオ化することにより高速化で
きるが、せいぜい数倍であり、５ｖ電源の場合に比べ、
まだｌ析程度遅く、５ｖ電源ＣＭＯ３集積回路の１．５
ｖ化はむずかしい、さらに−層の低電圧化は絶望的とい
える。
きるが、せいぜい数倍であり、５ｖ電源の場合に比べ、
まだｌ析程度遅く、５ｖ電源ＣＭＯ３集積回路の１．５
ｖ化はむずかしい、さらに−層の低電圧化は絶望的とい
える。
上述した従来のＣＭＯ８集積回路の低電圧化手法では、
１．５ｖ電源時で５ｖ電源動作ＣＭＯ８集積回路に比べ
１〜２析程度も動作スピードが遅く、現状の５ｖ電源動
作ＣＭＯ８集積回路の１．５ｖまたはそｈ以下の低電圧
化ができないという欠点がある。
１．５ｖ電源時で５ｖ電源動作ＣＭＯ８集積回路に比べ
１〜２析程度も動作スピードが遅く、現状の５ｖ電源動
作ＣＭＯ８集積回路の１．５ｖまたはそｈ以下の低電圧
化ができないという欠点がある。
本発明の相補型ＭＩＳＦＥＴ集積回路は、昇圧回路とそ
の昇圧回路によって得られる低電位側電源より低い電位
または高電位側電源より高い電位にゲートがバイアスさ
れた負荷ＭＩＳＦＥＴとその負荷ＭＩＳＦＥＴのしぎい
値電圧に比べ０．１〜０．７ｖオンしやすい方向にしき
い値電圧を設定した負荷ＭＩＳＦＥＴと異なる導電型の
ドライバーＭＩＳＦＥＴとを有している。
の昇圧回路によって得られる低電位側電源より低い電位
または高電位側電源より高い電位にゲートがバイアスさ
れた負荷ＭＩＳＦＥＴとその負荷ＭＩＳＦＥＴのしぎい
値電圧に比べ０．１〜０．７ｖオンしやすい方向にしき
い値電圧を設定した負荷ＭＩＳＦＥＴと異なる導電型の
ドライバーＭＩＳＦＥＴとを有している。
すなわち、上述した従来のＣＭＯＳレシオ集積回路に対
し、本発明は負荷ＭＯ８のゲートを回路の低電位または
高電位側電源に接続するのではなく、昇圧回路によって
、低電位側電源電位より低い電位または高電位側電源電
位より高い電位を負荷ＭＯ８のゲートに供給すると同時
に、ドライバー・トランジスタのしきい電圧を従来の１
．５ｖ動作ＣＭＯ８集積回路のしきい電圧よりｎチャネ
ルの場合さらに低く −０，２〜０．４ｖ程度にＰチャ
ネルの場合さらに高く０６２〜−〇、４ｖ程度にしてい
る。
し、本発明は負荷ＭＯ８のゲートを回路の低電位または
高電位側電源に接続するのではなく、昇圧回路によって
、低電位側電源電位より低い電位または高電位側電源電
位より高い電位を負荷ＭＯ８のゲートに供給すると同時
に、ドライバー・トランジスタのしきい電圧を従来の１
．５ｖ動作ＣＭＯ８集積回路のしきい電圧よりｎチャネ
ルの場合さらに低く −０，２〜０．４ｖ程度にＰチャ
ネルの場合さらに高く０６２〜−〇、４ｖ程度にしてい
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。Ｍｌｌはし
きい電圧を−０，２ｖ〜０，４ｖ程度に設定・したｎチ
ャネルＭＯＳ Ｆ Ｂ ’Ｉ’ 、 Ｍｌｌ Ｌきい電
圧を０．５〜０．６ｖ程度に設定したＰチャネルＭＯ８
ＰＥＴであり、そのゲートは昇圧（〜絶対値で）回路１
１によって、負電源ｖ、１の電位より低い電位にバイア
スされている。ＭｌｌとＭｌｌとでＭｌｌをドライバ”
’−ｒ Ｍ ｌ ｔを負荷ＭＯ８Ｆ’ＥＴとするレシオ
・インバータを構成している。Ｒ１はこのインバータを
セルフ・バイアスするためにインバータの入力と出力を
ショートする高抵抗であり、Ｃ１１は結合容量である。
きい電圧を−０，２ｖ〜０，４ｖ程度に設定・したｎチ
ャネルＭＯＳ Ｆ Ｂ ’Ｉ’ 、 Ｍｌｌ Ｌきい電
圧を０．５〜０．６ｖ程度に設定したＰチャネルＭＯ８
ＰＥＴであり、そのゲートは昇圧（〜絶対値で）回路１
１によって、負電源ｖ、１の電位より低い電位にバイア
スされている。ＭｌｌとＭｌｌとでＭｌｌをドライバ”
’−ｒ Ｍ ｌ ｔを負荷ＭＯ８Ｆ’ＥＴとするレシオ
・インバータを構成している。Ｒ１はこのインバータを
セルフ・バイアスするためにインバータの入力と出力を
ショートする高抵抗であり、Ｃ１１は結合容量である。
Ｍｕ ＋ Ｍ１２ ｒ Ｒ１＊ Ｃ＋１全体でＡＣ結合
増幅器を構成している。ＣＬＩはこの増幅器の負荷容量
である。
増幅器を構成している。ＣＬＩはこの増幅器の負荷容量
である。
以上の構成により、従来より高速な低電圧動作増幅器を
実現できるのであるが、それを説明する前に、この構成
が持つ２つの特徴点を説明する。
実現できるのであるが、それを説明する前に、この構成
が持つ２つの特徴点を説明する。
１つは、この構成においては昇圧回路にかかる負担が非
常に軽いということである。つまり、昇圧回路に接続さ
れる負荷がレシオ・インバータの負荷ＰチャネルＭＯ８
ＦＥＴのゲート容量のみであるということである。従っ
て、昇圧回路に対して電流供給能力は全く要求されない
。通常、昇圧回路を実現する上で最もむずかしい問題は
、電流供給能力を上げることである。出力が本構成にお
けるように非常に高い入力抵抗回路に接続されるのであ
れば、低電圧においても昇圧回路を実現することはたや
すい。２つ目は、本構成においては、レシオ・インバー
タのドライバーとなっているｎチャネルＭＯ８ＦＥＴの
しきい電圧が−０，２〜０．４ｖ程度と通常リークが問
題となるレベルに設定されているにもかかわらず時計動
作用回路やタイマー回路、データ保持回路等のように常
時動作し続けるような回路でなければ、未動作時は負荷
のＰチャネルＭＯ８，ＦＥＴのゲートを接地電位にする
ことにより回路電流をストップできる。負荷のＰチャネ
ルＭＯ８ＦＥＴはしきい電圧が０．５〜０．６に設定さ
れているのでリークすることはない。昇圧電位と接地電
位の切換えは昇圧回路出力部に適当なスイッチ回路をつ
ければ容易にできる。
常に軽いということである。つまり、昇圧回路に接続さ
れる負荷がレシオ・インバータの負荷ＰチャネルＭＯ８
ＦＥＴのゲート容量のみであるということである。従っ
て、昇圧回路に対して電流供給能力は全く要求されない
。通常、昇圧回路を実現する上で最もむずかしい問題は
、電流供給能力を上げることである。出力が本構成にお
けるように非常に高い入力抵抗回路に接続されるのであ
れば、低電圧においても昇圧回路を実現することはたや
すい。２つ目は、本構成においては、レシオ・インバー
タのドライバーとなっているｎチャネルＭＯ８ＦＥＴの
しきい電圧が−０，２〜０．４ｖ程度と通常リークが問
題となるレベルに設定されているにもかかわらず時計動
作用回路やタイマー回路、データ保持回路等のように常
時動作し続けるような回路でなければ、未動作時は負荷
のＰチャネルＭＯ８，ＦＥＴのゲートを接地電位にする
ことにより回路電流をストップできる。負荷のＰチャネ
ルＭＯ８ＦＥＴはしきい電圧が０．５〜０．６に設定さ
れているのでリークすることはない。昇圧電位と接地電
位の切換えは昇圧回路出力部に適当なスイッチ回路をつ
ければ容易にできる。
次に、本構成により従来より高速な低電圧動作増幅器を
実現できる理由を説明する。まず、１点目として、負荷
のＰチャネルＭＯ３ＦＥＴのゲート電位が負電源ＶＳ＋
よりさらに低い昇圧回路出力電位にバイアスされている
ため、単にＶｓユ電位にバイアスするよりさらにゲート
幅を小さくできる。
実現できる理由を説明する。まず、１点目として、負荷
のＰチャネルＭＯ３ＦＥＴのゲート電位が負電源ＶＳ＋
よりさらに低い昇圧回路出力電位にバイアスされている
ため、単にＶｓユ電位にバイアスするよりさらにゲート
幅を小さくできる。
そのため、負荷容量が軽減され高速化できる。２点目は
、ドライバーであるｎチャネルＭＯ３ＦＥＴのしきい電
圧が通常より０．１〜０．７ｖ程度低く設定されている
ため、従来のドライバー・トランジスタより高い相互コ
ンダクタンスを得られることによる高速化効果である。
、ドライバーであるｎチャネルＭＯ３ＦＥＴのしきい電
圧が通常より０．１〜０．７ｖ程度低く設定されている
ため、従来のドライバー・トランジスタより高い相互コ
ンダクタンスを得られることによる高速化効果である。
この２番目の効果の度合を試算してみると以下のように
なる。ここでは、Ｍ＋＋としきい電圧を０．ＩＶ、従来
のｎチャネル・トランジスタのしきい電圧を０．７ Ｖ
、負電源ＶＳＩの！位ヲ−１，５Ｖセルフ・バイアス
ｔ［’−０，５Ｖとすると、従来のゲインが１倍となる
周波数をｆ。（、ｔや３１本構成における同様な周波数
をｆ ＊ （１）として。
なる。ここでは、Ｍ＋＋としきい電圧を０．ＩＶ、従来
のｎチャネル・トランジスタのしきい電圧を０．７ Ｖ
、負電源ＶＳＩの！位ヲ−１，５Ｖセルフ・バイアス
ｔ［’−０，５Ｖとすると、従来のゲインが１倍となる
周波数をｆ。（、ｔや３１本構成における同様な周波数
をｆ ＊ （１）として。
となる。従って、この２点目だけの効果でも、従来に対
して３倍もの高速化効果がある。
して３倍もの高速化効果がある。
第２図は本発明の他の実施例の回路図である。
ＭＵ、Ｍｚｓはしきい電圧を−０，２〜０．４ Ｖと低
くしたｎチャネル・トランジスタであり、ＭＵ２． Ｍ
２４は昇圧回路により負電源Ｖ８２より低い電位にゲー
トをバイアスしたＰチャネル・トランジスタであり、Ｍ
２ＳはＭ２．、Ｍ２３と同様しきい電圧を−０，２〜０
．４ｖと低くし、ゲートをＶ、という定電圧源に接続さ
れたｎチャネル・トランジスタである。全体として、Ｍ
２１１ Ｍ２ｔを差動入力対、Ｍ２２． Ｍ２４を負荷
１Ｍ２．を定電流源とする差動増幅器を構成している。
くしたｎチャネル・トランジスタであり、ＭＵ２． Ｍ
２４は昇圧回路により負電源Ｖ８２より低い電位にゲー
トをバイアスしたＰチャネル・トランジスタであり、Ｍ
２ＳはＭ２．、Ｍ２３と同様しきい電圧を−０，２〜０
．４ｖと低くし、ゲートをＶ、という定電圧源に接続さ
れたｎチャネル・トランジスタである。全体として、Ｍ
２１１ Ｍ２ｔを差動入力対、Ｍ２２． Ｍ２４を負荷
１Ｍ２．を定電流源とする差動増幅器を構成している。
この実施例においても、実施例１と同様低電圧時の高速
化が同じ理由により可能である。さらに、この実施例に
おいては、Ｍ２Ｂもしきい電圧を下げているので、節点
２３の電位をＭ２Ｓの低電流特性を損うことなく低くで
きるので従来の差動増幅器に比べ、同相入力範囲および
最低動作電圧を下げられるという利点がある。
化が同じ理由により可能である。さらに、この実施例に
おいては、Ｍ２Ｂもしきい電圧を下げているので、節点
２３の電位をＭ２Ｓの低電流特性を損うことなく低くで
きるので従来の差動増幅器に比べ、同相入力範囲および
最低動作電圧を下げられるという利点がある。
以上説明したように本発明は、相補型ＭＩＳＦＥＴレシ
オ回路において、ドライバー・トランジスタの低しきい
電圧化と昇圧回路の付加による負荷ＭＩＳＦＥＴのゲー
ト昇圧を行うことにより、ＭＩＳＦＥＴ集積回路を低電
圧動作化および高速化できる効果がある。
オ回路において、ドライバー・トランジスタの低しきい
電圧化と昇圧回路の付加による負荷ＭＩＳＦＥＴのゲー
ト昇圧を行うことにより、ＭＩＳＦＥＴ集積回路を低電
圧動作化および高速化できる効果がある。
第１図および第２図はそれぞれ本発明の実施例の回路図
、第３図および第４図は従来例の回路図である。 Ｖｕ ｔ Ｖ１２１ ＃ ＶＨＩ ａ Ｖｌｓ ＋ Ｖ
Ｉ４ ・・’ ”・入力、Ｖａｒｙ Ｖ’Ｓ□・・・・
・・負電源、Ｖ Ｄ！ ＋ Ｖ Ｄ４・・・・・・正電
源、Ｖ ｅｌ、Ｖｕ２、ｓ Ｖ１１２ｆ＊ ｖ、、、
Ｖｕ４””・・出力、Ｒ１゜Ｒ３，Ｒ４・・・・・・抵
抗、Ｃ，、、Ｃ，、、Ｃ，、・・・・・・結合容量、Ｃ
Ｌ、、 ＣＬ□、、 ＣＬ□ｔ＋ ＯＬ３＃ ＣＬ４・
・・・・・負荷容量ｓ Ｍ＋＋ ｒ Ｍｌｌ ＃ Ｍｌ
ｌ ｔ Ｍｚｓ ｔ ＭｓＩ＃ Ｍ４＋°°” ｎチャ
ネルＭＯ８ＦＥＴ％Ｍ１□ｐ Ｍｌｌ ａ Ｍｌｌ ｅ
Ｍ１２１ Ｍｌｌ・・・・・・ＰチャネルＭＯ８ＦＥＴ
、ｌ ｌ。 ２１・・・・・・昇圧回路、１２，２２・・・・・・昇
圧回路出力。 代理人 弁理士 内 原 晋 第１図 第２
、第３図および第４図は従来例の回路図である。 Ｖｕ ｔ Ｖ１２１ ＃ ＶＨＩ ａ Ｖｌｓ ＋ Ｖ
Ｉ４ ・・’ ”・入力、Ｖａｒｙ Ｖ’Ｓ□・・・・
・・負電源、Ｖ Ｄ！ ＋ Ｖ Ｄ４・・・・・・正電
源、Ｖ ｅｌ、Ｖｕ２、ｓ Ｖ１１２ｆ＊ ｖ、、、
Ｖｕ４””・・出力、Ｒ１゜Ｒ３，Ｒ４・・・・・・抵
抗、Ｃ，、、Ｃ，、、Ｃ，、・・・・・・結合容量、Ｃ
Ｌ、、 ＣＬ□、、 ＣＬ□ｔ＋ ＯＬ３＃ ＣＬ４・
・・・・・負荷容量ｓ Ｍ＋＋ ｒ Ｍｌｌ ＃ Ｍｌ
ｌ ｔ Ｍｚｓ ｔ ＭｓＩ＃ Ｍ４＋°°” ｎチャ
ネルＭＯ８ＦＥＴ％Ｍ１□ｐ Ｍｌｌ ａ Ｍｌｌ ｅ
Ｍ１２１ Ｍｌｌ・・・・・・ＰチャネルＭＯ８ＦＥＴ
、ｌ ｌ。 ２１・・・・・・昇圧回路、１２，２２・・・・・・昇
圧回路出力。 代理人 弁理士 内 原 晋 第１図 第２
Claims (1)
- 第１および第２の電源端に直列に接続された第１および
第２導電型のエンハンスメント型ＭＩＳＦＥＴを有する
相補型ＭＩＳＦＥＴ集積回路において、昇圧回路を設け
、この回路により前記第１導電型ＭＩＳＦＥＴのゲート
を第２電源端の電位より高いかまたは低い電位にバイア
スすることを特徴とする相補型ＭＩＳＦＥＴ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235506A JP2541296B2 (ja) | 1988-09-19 | 1988-09-19 | 相補型ｍｉｓｆｅｔ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235506A JP2541296B2 (ja) | 1988-09-19 | 1988-09-19 | 相補型ｍｉｓｆｅｔ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282716A true JPH0282716A (ja) | 1990-03-23 |
| JP2541296B2 JP2541296B2 (ja) | 1996-10-09 |
Family
ID=16987017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63235506A Expired - Lifetime JP2541296B2 (ja) | 1988-09-19 | 1988-09-19 | 相補型ｍｉｓｆｅｔ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541296B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831484B2 (en) | 1999-12-28 | 2004-12-14 | Nec Electronics Corporation | Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout |
-
1988
- 1988-09-19 JP JP63235506A patent/JP2541296B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831484B2 (en) | 1999-12-28 | 2004-12-14 | Nec Electronics Corporation | Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout |
| US6834004B2 (en) | 1999-12-28 | 2004-12-21 | Nec Electronics Corporation | Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2541296B2 (ja) | 1996-10-09 |
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