JPH0210452A - 故障セル切替機能付一時記憶回路 - Google Patents
故障セル切替機能付一時記憶回路Info
- Publication number
- JPH0210452A JPH0210452A JP63160344A JP16034488A JPH0210452A JP H0210452 A JPH0210452 A JP H0210452A JP 63160344 A JP63160344 A JP 63160344A JP 16034488 A JP16034488 A JP 16034488A JP H0210452 A JPH0210452 A JP H0210452A
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- JP
- Japan
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- pattern
- circuit
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- Pending
Links
- 230000006870 function Effects 0.000 claims description 3
- 230000009466 transformation Effects 0.000 claims description 2
- 238000003780 insertion Methods 0.000 abstract description 2
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- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、タイムスロットＩ：ｌ＋Ｔ序の時間的入替え
を行うタイムスロツ１へ入れ替え装置に関し、特に、タ
イムスロットの入れ替えを行う一時記憶回路の故障セル
の検出及び切り替えに関する。
を行うタイムスロツ１へ入れ替え装置に関し、特に、タ
イムスロットの入れ替えを行う一時記憶回路の故障セル
の検出及び切り替えに関する。
従来の技術
従来、一時記憶回路の監視をする手段としてはパリティ
検査方式が広く用いられ、有効情報以外にパリティピッ
１−を１ビツト付加し、書き込み側でマーク数の合計が
奇数個か偶数個かになるように規則を定めて読み出し側
のマーク数がその通りになっているかどうかを調べるこ
とにより監視を行っており、もしエラーが発生した場合
にはあらかじめ用意していた予備系の一時記憶回路に切
り替える方法をとっていた。
検査方式が広く用いられ、有効情報以外にパリティピッ
１−を１ビツト付加し、書き込み側でマーク数の合計が
奇数個か偶数個かになるように規則を定めて読み出し側
のマーク数がその通りになっているかどうかを調べるこ
とにより監視を行っており、もしエラーが発生した場合
にはあらかじめ用意していた予備系の一時記憶回路に切
り替える方法をとっていた。
発明が解決しようとする課題
しかしながら、」二連した従来の一時記憶回路では、一
時記憶回路内の故障セルを特定することができない。
時記憶回路内の故障セルを特定することができない。
また、１つでもセルが故障した場合には故障した一時記
憶回路は使用できなくなるという欠点がある。
憶回路は使用できなくなるという欠点がある。
本発明は従来の」二層実情に鑑みてなされたものであり
、従って本発明の目的は、従来の技術に内在する丘記欠
点を解消することを可能とした新規な故障セル切替機能
付一時記憶回路を提供することにある。
、従って本発明の目的は、従来の技術に内在する丘記欠
点を解消することを可能とした新規な故障セル切替機能
付一時記憶回路を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る故障セル切替機
能付一時記憶回路は、パタン発生回路と。
能付一時記憶回路は、パタン発生回路と。
前記パタンを任意のデータバスに挿入する第１の空間ス
イッチと、前記第１の空間スイッチの逆変換を行う第２
の空間スイッチと、パタン照合回路と、前記パタン発生
回路と前記第１、第２の空間スイッチ２回路及び、パタ
ン照合回路を制御する制御回路とをルｉｈえて構成され
る。
イッチと、前記第１の空間スイッチの逆変換を行う第２
の空間スイッチと、パタン照合回路と、前記パタン発生
回路と前記第１、第２の空間スイッチ２回路及び、パタ
ン照合回路を制御する制御回路とをルｉｈえて構成され
る。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図である
。第２図はタイムスロット入替ァえ装置の動作を示した
図である。
。第２図はタイムスロット入替ァえ装置の動作を示した
図である。
第２図に示すように、アドレス１〜１４に順番にＤｉ−
ＤＩ４のデータを書き込む。そして読み出す時に読み出
しアドレスを１３．１０．３，１．５・・・・・のＩ’
ｌｌＴに変化させると、ＤＩ３．０１０． Ｄ３． Ｄ
Ｉ、 Ｄ５・・・・・という順にデータが読み出される
。これにより（ＤＩ、Ｄ２、Ｄ３、Ｄ４、Ｄ５・・・・
・）→（ＤＩ３、Ｄｌｏ、Ｄ３． ＤＩ、Ｄ５・・・・
・）というタイムスロットの時間的入れ替えを行うもの
である。
ＤＩ４のデータを書き込む。そして読み出す時に読み出
しアドレスを１３．１０．３，１．５・・・・・のＩ’
ｌｌＴに変化させると、ＤＩ３．０１０． Ｄ３． Ｄ
Ｉ、 Ｄ５・・・・・という順にデータが読み出される
。これにより（ＤＩ、Ｄ２、Ｄ３、Ｄ４、Ｄ５・・・・
・）→（ＤＩ３、Ｄｌｏ、Ｄ３． ＤＩ、Ｄ５・・・・
・）というタイムスロットの時間的入れ替えを行うもの
である。
第１図を参照するに、本発明ではデータ入力０本と、パ
タン発生回路（ＰＴＮ ＧＥＮ）１０１の（ｎ ＋ １
． ）本のデータ入力を（ｎ＋１） Ｘ （ｎ＋１）の
空間スイッチ（ＳＳｌｉｌ）１０２に入力し、（ｎ＋１
）本の出力の任意の１本にパタン発生回路１０１の出力
を接続する。データ入力はｎ本であるのでデータに影響
を与えることはない。この後、一時記憶回路（ＲＡＭ）
１０３ではｎ、＋１ビツトとして書き込み読み出しを
行い、タイムスロットの入れ替えを行う。この出力は（
ｎ＋１）Ｘ （ｎ＋１）の空間スイッチ（ｓｓｖ）ｔｏ
ｉに入力され、ｎ本のデータと１本のパタンに＞ｉｐ変
換される。データはそのまま出力され、１本のパタンは
パタン照合回路（ＰＴＮ ＣＩＩＫ）＋０５に入力され
、挿入されたパタンとの照合が行われる。このパタンを
データ人力１〜ｎへ順次移すことによりパタンの照合を
行う。これを制御するのが制御回路（ＣＯＮＴ）１０６
である。もしパタンの照合でエラーが発生した場合には
、制御回路１０６によりパタン挿入をエラーの発生した
データバスに固定してしまう。
タン発生回路（ＰＴＮ ＧＥＮ）１０１の（ｎ ＋ １
． ）本のデータ入力を（ｎ＋１） Ｘ （ｎ＋１）の
空間スイッチ（ＳＳｌｉｌ）１０２に入力し、（ｎ＋１
）本の出力の任意の１本にパタン発生回路１０１の出力
を接続する。データ入力はｎ本であるのでデータに影響
を与えることはない。この後、一時記憶回路（ＲＡＭ）
１０３ではｎ、＋１ビツトとして書き込み読み出しを
行い、タイムスロットの入れ替えを行う。この出力は（
ｎ＋１）Ｘ （ｎ＋１）の空間スイッチ（ｓｓｖ）ｔｏ
ｉに入力され、ｎ本のデータと１本のパタンに＞ｉｐ変
換される。データはそのまま出力され、１本のパタンは
パタン照合回路（ＰＴＮ ＣＩＩＫ）＋０５に入力され
、挿入されたパタンとの照合が行われる。このパタンを
データ人力１〜ｎへ順次移すことによりパタンの照合を
行う。これを制御するのが制御回路（ＣＯＮＴ）１０６
である。もしパタンの照合でエラーが発生した場合には
、制御回路１０６によりパタン挿入をエラーの発生した
データバスに固定してしまう。
発明の詳細
な説明したように、本発明によれば、発生したパタンを
データ入力の１〜（ｎ＋１）を順次変化させることによ
り、データのタイムスロット入替え動作に影響を及ぼす
ことなく一時記憶回路内の前セルの試験を可能とし、ま
た同一セルに書き込むパタンを変化させることにより一
時記憶回路の出力が固定されるような障害に対しても監
視が可能であり、もしｎ＋１本中の１本に障害が発生し
てもそのデータバスを使用できなくすることにより、有
効データｎ本のタイムスロットの時間的入れ替え動作を
行うことができる効果が得られる。
データ入力の１〜（ｎ＋１）を順次変化させることによ
り、データのタイムスロット入替え動作に影響を及ぼす
ことなく一時記憶回路内の前セルの試験を可能とし、ま
た同一セルに書き込むパタンを変化させることにより一
時記憶回路の出力が固定されるような障害に対しても監
視が可能であり、もしｎ＋１本中の１本に障害が発生し
てもそのデータバスを使用できなくすることにより、有
効データｎ本のタイムスロットの時間的入れ替え動作を
行うことができる効果が得られる。
第１図は本発明の一実施例を示すブロック構成図である
。 ｌｏｔ、、、パタン発生回路（ＰＴＮ ＧＥＮ）、 １
．０２．１０４．、。 （ｎ ＋ １） Ｘ （ｎ ＋１）空間スイッチ（ｓｓ
ｖ）、１０３．、、一時記憶回路（ＲＡＭ）、１０５．
、、パタン照合回路（ＰＴＮ ＣＩＩＫ）、１０６、、
、制御回路（’Ｃ０ＮＴ） 第２図はタイムスロッ１へ入れ替え装置の動作を示すタ
イムチャートである。 第３図は従来技術のブロック構成図である。
。 ｌｏｔ、、、パタン発生回路（ＰＴＮ ＧＥＮ）、 １
．０２．１０４．、。 （ｎ ＋ １） Ｘ （ｎ ＋１）空間スイッチ（ｓｓ
ｖ）、１０３．、、一時記憶回路（ＲＡＭ）、１０５．
、、パタン照合回路（ＰＴＮ ＣＩＩＫ）、１０６、、
、制御回路（’Ｃ０ＮＴ） 第２図はタイムスロッ１へ入れ替え装置の動作を示すタ
イムチャートである。 第３図は従来技術のブロック構成図である。
Claims (1)
- データを一時記憶回路にシーケンシャルに書き込みラン
ダムに読み出すまたはランダムに書き込みシーケンシャ
ルに読み出すことにより前記データのタイムスロットの
入れ替えを行うタイムスロット入替え装置において、パ
タン発生回路と、前記パタン発生回路の出力を任意のデ
ータに挿入する第１の空間スイッチと、前記第１の空間
スイッチの逆変換を行う第２の空間スイッチと、パタン
照合回路と、前記パタン発生回路、第１、第２の空間ス
イッチ、パタン照合回路を制御する制御回路とを備えた
ことを特徴とする故障セル切替機能付一時記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160344A JPH0210452A (ja) | 1988-06-28 | 1988-06-28 | 故障セル切替機能付一時記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160344A JPH0210452A (ja) | 1988-06-28 | 1988-06-28 | 故障セル切替機能付一時記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210452A true JPH0210452A (ja) | 1990-01-16 |
Family
ID=15712955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160344A Pending JPH0210452A (ja) | 1988-06-28 | 1988-06-28 | 故障セル切替機能付一時記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210452A (ja) |
-
1988
- 1988-06-28 JP JP63160344A patent/JPH0210452A/ja active Pending
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