JPH10143445A - 衛星回線接続装置 - Google Patents

Abstract

(57)【要約】 【課題】衛星通信ネットワークの子局としての動作上の
信頼性を高め、多数決判定回路や比較回路などの実体を
明確にし、他の回路ブロックによる故障などの影響を受
けないようにし、運転中に修理や交換などができるよう
にする。 【解決手段】バスマスタ１から、Ｎ（Ｎは３以上の整
数）個のメモリブロック２，３，４に共通のデータを書
き込む衛星回線接続装置であり、前記Ｎ個のメモリブロ
ックから、各々書き込まれたデータを前記バスマスタへ
読み出す際に、前記Ｎ個のメモリブロックのうち共通す
るデータを有するｎ個（ｎはＮより小さい２以上の整
数）のメモリブロックのデータを信頼できるものとして
選択して読み出す制御手段５を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、衛星回線接続装置
に関し、特に多数決判定を用いたメモリの冗長構成に関
する。

【０００２】

【従来の技術】メッシュ型の衛星通信ネットワークにお
いて、衛星通信ネットワークの制御局として、多数の子
局（ＶＳＡＴ）の管理を行う。子局間通信のネットワー
ク確立のため、接続情報の管理やチャンネル情報の管理
等を行う。又、子局のアラームなどのステータス管理も
行う。この場合、１台でネットワークの管理を行うた
め、高い信頼性が要求される。障害発生時には予備系に
切り替わるが、子局間の通信を妨げないよう、短時間で
の切り替え及びそれまでの接続情報の保持が要求され
る。また、装置が現用系から予備系に切り替わったと
き、それまでの接続情報を引き継ぐため、冗長系の装置
に共通のメモリが必要となる。

【０００３】従来、メモリの内容保証を行う手段として
は、パリティビットが付加されている。この手段では、
奇数個のビット誤りを検出することはできるが、偶数個
のビット誤りが発生すると検出不能であった。また、冗
長ワードを付加することにより、誤り訂正を行う手段も
ある。この手段では、回路規模が大きく、また高速で処
理する必要があるため、ＬＳＩ化された回路を必要とす
る。

【０００４】メモリの冗長化としては、２重化されたＣ
ＰＵボードと１対１に対応するメモリ及びそれぞれを結
ぶ専用バストを持つ方式がある。この方式では、メモリ
もしくはそれをアクセスするＣＰＵボードに障害が発生
したとき、ＣＰＵボードとメモリとのセットが予備系に
切り替わる。

【０００５】図７には、従来のエラー訂正書き込み機能
を有する多数決回路（特開平１−２８２６５９号公報）
が示されている。本回路は、全く同一のデータを記憶し
ているＮ個（Ｎ≧３なる奇数）のメモリ回路４１，４
２，４３…を有し、データを出力する際は、そのＮ個の
メモリ回路４１，４２，４３…のデータを多数決判定回
路４５で出力することにより、ｎ個（ｎ＜Ｎ／２なる自
然数）のメモリエラーが発生しても正しいデータを出力
し、エラーが発生したメモリ回路がどれであったかを検
出する機能を有する多数決回路において、多数決論理の
結果、あるメモリ回路にエラーが発生したときそのエラ
ーを通知するメモリエラー検出信号Ｓ５３を用いて多数
決出力データパスＳ５２上のデータをラッチし、各メモ
リのデータパスへこのラッチデータを出力するデータラ
ッチ・出力回路５４を設け、エラー検出時には多数決後
の正しいデータがエラー検出信号をＳ５４をデータラッ
チ信号として用いることにより、誤ったデータを記憶し
ているメモリ回路へ正しいデータを書き込むようにした
メモリ制御信号発生回路４４を備えるような回路構成で
あるため、多数決判定回路４５であるメモリ回路にエラ
ーが検出されると、多数決論理後のデータがエラーを発
生したメモリ回路へ書き込まれるので、エラーが発生し
ても速やかに訂正される。

【０００６】しかしながら、かかる構成においては、多
数決判定回路４５について、具体性がないので、その実
体が不明であり、又、メモリ制御信号発生回路４４、デ
ータラッチ・出力回路５４自体に故障がある場合には、
正しいデータがメモリ回路に書き込まれず、永久に訂正
動作を続行してしまうという欠点がある。更に、誤った
データがメモり回路に残されていないので、不良発生箇
所の特定などの不良解析が不可能となる。また、衛星通
信ネットワークの子局でもない。

【０００７】さらに、この従来の技術は、宇宙空間のよ
うな劣悪な環境の中で信頼性を高めるために、Ｎ個（Ｎ
≧３の奇数）のメモリ回路を有して、ｎ個（ｎ＜Ｎ／
２）のエラー発生に対し、多数決判定により、正しいデ
ータの決定を行っている。

【０００８】信頼性を高めるために、メモリ回路の数を
増やしているため、メモリの制御回路部分の構成が多く
なる欠点もある。メモリの制御回路部分は共通回路であ
るため、この部分の信頼性が低くなると、メモリ回路全
体の信頼性を下げてしまう。多数のメモリ回路で誤りを
補い合うだけなので、装置の寿命を延ばすことはできな
い。また、誤り訂正をして信頼度を上げることはできる
が、メモリに障害が発生した場合、交換が容易でないた
め、装置の寿命を延ばすことはできない。

【０００９】誤りが発生したとき、正しいデータをラッ
チして、誤りが発生したメモリ回路に正しいデータを書
き込む回路に関しては、一般的にランダム・アクセス・
メモリ（ＲＡＭ）は読み出しのみを繰り返すことは少な
く、読み書きを繰り返す使われ方が多いことから回路構
成が複雑になる割に信頼度を上げる効果が少ない。

【００１０】また、特開平２−２０７３５５号公報に
は、図８に示すようなメモリ読み出し方式が開示されて
いる。図８において、ＣＰＵ（中央処理装置）からＲＯ
Ｍ（リード・オンリ・メモリ）６６に対する１回の読み
出し指示に対し、ＲＯＭ６６に３重に書き込まれている
プログラムデータを３回読み出し、読み出しレジスタ６
７に一時記憶後、比較回路６８で比較照合する。したが
って、プログラムデータの正常性及びＲＯＭ６６の部分
ビット化けに対する復元性が保証でき、高信頼度のシス
テムを構成できる効果があり、またメモリのＲＯＭ６６
のビット化けの起こりやすい安価な低品質の部分を採用
したとしても、多数決論理の複数度を高くすることによ
って高信頼化することができる。

【００１１】

【発明が解決しようとする課題】しかしながら、かかる
構成においても、比較回路６８の実体が不明であり、読
み出しレジスタ６７の故障に対しては、一致するデータ
が得られず、これを救済する手段がない。また、衛星通
信ネットワークの子局に関するものでもない。

【００１２】そこで、本発明の目的は、衛星通信ネット
ワークの子局としての動作上の信頼性を高め、多数決判
定回路や比較回路などの実体を明確にし、他の回路ブロ
ックによる故障などの影響を受けないようにし、運転中
に修理や交換などができるようにした衛星回線接続装置
を提供することにある。

【００１３】また本発明の他の目的は、メモリの内容保
証を大規模な高速ＬＳＩを使用せずに行うと共に、障害
発生頻度が他のデバイスに比べ高いメモリボードの、冗
長機能及び活線挿抜機能を持つ衛星回線接続装置を提供
することにもある。

【００１４】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による衛星回線接続装置は、バスマスタか
ら、Ｎ（Ｎは３以上の整数）個のメモリブロックに共通
のデータを書き込む衛星回線接続装置において、前記Ｎ
個のメモリブロックから、各々書き込まれたデータを前
記バスマスタへ読み出す際に、前記Ｎ個のメモリブロッ
クのうち共通するデータを有するｎ個（ｎはＮより小さ
い２以上の整数）のメモリブロックのデータを信頼でき
るものとして選択して読み出す制御手段を設けて構成さ
れる。

【００１５】ここで、Ｎ＝３、ｎ＝２であり、第１番目
又は第２番目の前記メモリブロックに書き込まれたデー
タを選択出力することができる。また、各メモリブロッ
クから読み出すデータは、各々バッファを介して、前記
バスマスタまで読み出され、前記制御手段は、前記Ｎ個
のメモリブロック内のデータを互いに比較して、一致し
たデータを選択出力する。

【００１６】

【発明の実施の形態】本発明の衛星回線接続装置の実施
形態の構成が、図１に示されている。図１において、本
発明の実施形態は、バスマスタ１（ＣＰＵ（中央処理装
置）、ＣＰＵボード、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏ
ｒｙ Ａｃｃｅｓｓの略）コントローラや、バス等を使
用してメモリアクセスを行うもの）とメモリブロック
２，３，４と、メモリブロック２，３，４を制御するロ
ジック部からなる制御回路５と、アドレスバスＳ３を分
離するバッファ６，７，５とを備える。

【００１７】バスマスタ１からメモリブロック２，３，
４にデータを書き込む際には、各メモリブロック２，
４，５に同時に共通なデータを書き込む。アドレスバス
Ｓ３は、バッファ６，７，８により分離されており、各
々のメモリブロック２，３，４の状態が、他のメモリブ
ロックに影響を与えないようになっている。バスマスタ
１がメモリブロック２，３，４からデータを読み出す際
には、各メモリブロック２，３，４から出力されたデー
タをロジック部からなる制御回路５で多数決判定処理を
行い、正しいデータがバスマスタ１に出力される。

【００１８】各メモリブロック２，３，４から出力され
たデータに不一致があった場合、不一致が発生したメモ
リブロックのステータスがバスマスタ１、または制御回
路５の表示器を介して、メンテナンス要員に知らされ
る。メモリブロック２，３，４は活線挿抜単位となって
おり、不具合が発生したメモリブロックは、装置運用中
に修理／交換することが可能である。メモリブロックを
抜いている最中は、当然他のブロックとは不一致となり
ロジック部は残り２台のメモリブロックからの出力デー
タの一致を持って正しいデータであることを判断する。
この際、メモリブロック２，３，４が全て不一致となる
ことはまれであり、実用上生じることは、ごくまれであ
る。第１，第２，第３のバッファ６，７，８は、メモリ
ブロック２，３，４へデータを書き込む場合にはなくと
もよいが、読み出す場合は必要不可欠である。

【００１９】図２は、本発明の一実施形態の詳細を示す
ブロック図である。図２において、バスマスタ２０１か
ら出力されたアドレスは、各メモリブロックの独立性を
保つため、各々別の第１，第２，第３のバッファ２０
５，２０６，２０７，アドレスバスＳ３を介して、メモ
リブロック２０２，２０３，２０４に出力される。バス
マスタ２０１からメモリブロック２０２，２０３，２０
４への書き込みデータは、データバスＳ４を介して、ア
ドレス同様の別の第４，第５，第６のバッファ２０８，
２０９，２１０を介して、メモリブロック２０２，２０
３，２０４へ出力される。

【００２０】メモリブロック２０２，２０３，２０４か
ら出力されたバスマスタ２０１への読み込みデータは、
先ず第１，第２，第３の比較器２１１，２１２，２１３
により、Ａ＝Ｂ、Ｂ＝Ｃ、Ｃ＝Ａの論理値チェックが行
われ、この結果はロジック部からなる論理回路２１５へ
送られる。ここで、Ａ，Ｂ，Ｃはそれぞれメモリブロッ
ク２０２，２０３，２０４の記憶データである。比較結
果が全て一致したとき、論理回路２１５からの出力信号
により、セレクタ２１４はＡからのデータをバスマスタ
２０１に出力する。比較結果に不一致があった場合、論
理回路２１５は、後述する図３の真理値表に従って、セ
レクタを制御し、メモリブロック２０２，２０３，２０
４からデータをバスマスタ２０１に出力する。

【００２１】図３の真理値表からわかるように、メモリ
ブロック２０４からの出力データは、第３の比較器に入
力されるだけで、セレクト２１４を介して、バスマスタ
２０１に出力されることはない。これによりバスのバッ
ファ数を減らすことができる。

【００２２】比較結果により、メモリブロック２０２，
２０３，２０４のうち一つの不一致が検出されると、論
理回路２１５は不一致の発生したメモリブロックの情報
をステータスＳ２としてバスマスタ２０１へ出力する。
オペレータは、バスマスタ２０１のソフトウェア処理、
もしくは直接表示器により、このステータスＳ２を確認
することにより、障害を確認することができる。また、
オペレータは障害が発生したメモリブロックを任意のタ
イミングで抜いて、修理／交換することができる。この
間、ロジック部２１５は、残り２つのメモリブロックか
らの出力データの不一致を見て、セレクタ２１４を介し
て、データをバスマスタ２０１に出力する。

【００２３】メモリ回路２，３，４は活線挿抜単位とな
っているため、運用中いかなるタイミングでも挿抜する
ことができる。１つのメモリ回路のパッケージを抜いた
ときでも、他の２つのメモリの出力データが一致してい
る限り、バスマスタ１は正しい内容を読み込むことがで
きる。

【００２４】図３は、図２の一実施形態の動作を示す図
である。図３において、図２のメモリブロック２０２，
２０３，２０４の記憶データＡ，Ｂ，Ｃがいずれも等し
い場合であり、この場合は、セレクタ１４はデータＡを
選んで出力するが、データＢであっても、同じである。

【００２５】データＡとデータＢとが等しく、データＣ
とデータＢとが相違する場合は、データＣの信頼性が低
いとみなし、データＡをセレクタ２１４は選んで出力す
る。この場合は、データＢを出力してもよい。

【００２６】データＡとデータＣとが等しく、データＣ
とデータＢとが相違する場合には、データＢの信頼性が
低いとみなし、データＡを選択出力する。

【００２７】データＡとデータＢとが相違し、かつデー
タＢとデータＣとが等しい場合には、データＡの信頼性
が低いものとみなし、データＢを選択出力する。

【００２８】データＡ，Ｂ，Ｃがいずれも相違した場合
は、いずれのデータの信頼性も低いため、信頼できるデ
ータがなく、システム・ダウンする。このときの出力結
果を、Ｘとしている。

【００２９】図４は、図２の論理回路２１５の具体的回
路例を示す回路ブロック図である。図４において、この
論理回路２１５は、データＡとデータＢとの一致、不一
致の別を検出する第１の一致回路１１と、データＢとデ
ータＣとの一致、不一致の別を検出する第２の一致回路
１２と、第１，第２の一致回路１１，１２の出力信号の
一致、不一致を検出する第３の一致回路１３と、第１の
一致回路１１の出力信号と、第２の一致回路１２の出力
信号のインバータ２６により反転値との一致、不一致を
検出する第４の一致回路１４と、第１の一致回路１１の
出力信号のインバータ２７による反転値と第２の一致回
路１２の出力信号との一致、不一致を検出する第５の一
致回路１５と、第１の一致回路１１のインバータ２８に
よる反転値と第２の一致回路１２のインバータ２９によ
る反転値との一致、不一致を検出する第６の一致回路１
６と、第３，第４，第５，第６の一致回路１３，１４，
１５，１６の出力をそれぞれ入力とする第１，第２，第
３，第４のドライバ１７，１８，１９，２０と、第１，
第２，第３，第４のドライバ１７〜２０の必要レベルま
で増幅された出力をそれぞれ入力とする第１，第２，第
３，第４の警報装置２１，２２，２３，２４とを備え
る。

【００３０】ここで、第１〜第６の一致回路１１〜１６
は、一致の時論理レベル１またはＨ（高レベル）をそれ
ぞれ出力し、不一致の時論理レベル０またはＬ（低レベ
ル）をそれぞれ出力する。第１〜第４の警報装置２１，
２２，２３，２４は、警報ランプまたは警報音が用いら
れる。

【００３１】警報ランプを用いる場合は、第１の警報装
置２１では、データＡ，Ｂ，Ｃが共に一致している場合
であるから、緑色とする。第２，第３の警報装置２２，
２３は、データＡ，Ｂ，Ｃのうちいずれか一つのデータ
が一致しないので、黄色ランプが好ましい。また、第４
の警報装置２４は、データＡ，Ｂ，Ｃ，がいずれも一致
しない場合であるから、赤色ランプが好ましい。

【００３２】端子３６，３７は、図２のセレクタ２１５
の制御バスＳ１となり、端子３６，３７の信号レベルが
〔１，１〕の時はデータＡを、〔０，１〕の時はデータ
Ｂを、〔１，０〕の時はデータＣを選択するように、そ
れぞれ制御される。

【００３３】図４で用いた第１〜第６の一致回路１１〜
１６の具体的回路例を示す図５を参照すると、入力Ｘと
入力Ｙのインバータ３０の出力とを入力とする第１のＡ
ＮＤゲート３２と、入力Ｘのインバータ３１の出力と入
力Ｙとを入力とする第２のＡＮＤゲート３３と、第１，
第２のＡＮＤゲート３２，３３の各出力を入力とするＯ
Ｒゲート３４と、ＯＲゲート３４の出力を入力とするイ
ンバータ３５とを備える。ここで、ＯＲゲート３４、イ
ンバータ３５の替わりに、ＮＯＲゲートが用いられてよ
い。

【００３４】図５の回路の入力Ｘ，Ｙと出力Ｚとの動作
を示す図６の真理値表を参照すると、一致したときに論
理１レベル、不一致となるとき論理０レベルをそれぞれ
出力し、図４の第１〜第６の一致回路１１〜１６の回路
として、利用できる最も簡単な構成の論理回路である。

【００３５】以上の通り、本発明の実施形態によれば、
以下の構成で、問題点を解決している。 メモリブロックは、多数決に必要な最小数の３個と
する。 読み出しは多数決判定で得られた値を出力すること
によって、高信頼性を得る。 データの書き込みを各メモリブロック同時に共通デ
ータを書き込むことにより、訂正データの再書き込み回
路を不要とする。 読み出しデータの誤り発生は、メモリブロックに知
らせるのではなく、マスク（ＣＰＵなど）に知らせる。 メモリブロックは活線挿抜可能とし、装置運用中に
交換できる。 メモリブロックの交換は極短時間でできるので、そ
の間は２つのメモリブロックの多数決を行う。

【００３６】上述のように、本発明の実施形態によれ
ば、Ｎ個（Ｎ≧３の奇数の整数）のメモリ回路と、Ｎ個
のメモリ回路のデータを多数決判定して、このうちＮ−
ｎ（ｎはＮより小さい整数）個のメモリ回路のデータを
正しい値を決定する多数決判定回路と、メモリ回路のエ
ラーを検出するエラー検出回路とを備えているから信頼
性の高いデータが出力され、さらに必要に応じて多数決
判定後の正しい値をラッチするラッチ回路と、誤ったデ
ータを記憶しているｎ個のメモリ回路に正しい値を書き
込むエラー訂正書き込み回路とを追加すれば自動修正が
可能となる。

【００３７】この際に、Ｎ個のメモリ回路から出力され
たデータは、多数決判定回路で多数決を取られ、正しい
データが出力されるが、多数決でデータに誤りがあると
判定されたメモり回路には、メモリエラー発生回路から
エラーが通知される。データラッチ回路は多数決判定さ
れた正しいデータをラッチし、エラーを発生したメモリ
回路に再書き込みをすることにより、メモリデータの訂
正を行う。

【００３８】

【発明の効果】本発明によれば、一般的な運用環境の基
で高信頼性及び長時間の連続運用が可能となり、運用の
中断は許されないので、その中断をせず、予備系への切
り替え、修正、交換をすることが可能である。また特
に、宇宙空間など劣悪な環境下で、修理、交換が容易に
できない状態で、高信頼性を得ることができる。尚、機
能、信頼性が最重要課題であり、コストは二次的な問題
である。

【００３９】本発明の多数決判定を用いたメモリの冗長
構成を用いることにより、誤り訂正用のＬＳＩを用いる
ことなく、メモリの内容保証を行うことが可能となり、
また同時に故障率の低いバスを二重化することなく、メ
モリの多重化及び活線挿抜を行うことを可能とする。

【００４０】本発明の実施形態によれば、メモリブロッ
クが３個の場合について説明したが、本発明はこれに限
定されることなく、任意の個数であってよい。

【００４１】また、論理回路として、一致回路を用いた
が、本発明はこれに限定されることなく、同等な論理回
路構成であれば、いかなるものでも使用可能である。

【図面の簡単な説明】

【図１】本発明の実施形態の構成を示すブロック図であ
る。

【図２】図１の具体的構成例を示すブロック図である。

【図３】図２の論理回路の真理値表を示す図である。

【図４】図２の論理回路の構成を示す図である。

【図５】図４の一致回路の具体例を示すブロック図であ
る。

【図６】図５の真理値表を示す図である。

【図７】第１の従来の技術を示すブロック図である。

【図８】第２の従来の技術を示すブロック図である。

【符号の説明】

１，２０１ バスマスタ ２，３，４，２０２〜２０４ メモリブロック ５ 制御回路 ６，７，８，２０５〜２１０ バッファ １１〜１６ 一致回路 ２１〜２４ 警報装置 ２６〜３１，３５ インバータ ３２，３３ ＡＮＤゲート ３４ ＯＲゲート ４１〜４３ メモリ回路 ４４ メモリ制御信号発生回路 ４５ 多数決判定回路 ５４ データラッチ・出力回路 ６１ ＣＰＵ ６６ ＲＯＭ ６７ 読み出しレジスタ ６８，２１１〜２１３ 比較回路 ２１４ セレクタ ２１５ 論理回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】バスマスタから、Ｎ（Ｎは３以上の整数）
   個のメモリブロックに共通のデータを書き込む衛星回線
   接続装置において、前記Ｎ個のメモリブロックから、各
   々書き込まれたデータを前記バスマスタへ読み出す際
   に、前記Ｎ個のメモリブロックのうち共通するデータを
   有するｎ個（ｎはＮより小さい２以上の整数）のメモリ
   ブロックのデータを信頼できるものとして選択して読み
   出す制御手段を設けたことを特徴とする衛星回線接続装
   置。
2. 【請求項２】Ｎ＝３、ｎ＝２である請求項１に記載の衛
   星回線接続装置。
3. 【請求項３】第１番目又は第２番目の前記メモリブロッ
   クに書き込まれたデータを選択出力する請求項２に記載
   の衛星回線接続装置。
4. 【請求項４】各メモリブロックから読み出すデータは、
   各々バッファを介して、前記バスマスタまで読み出され
   ることを特徴とする請求項１に記載の衛星回線接続装
   置。
5. 【請求項５】前記制御手段は、前記Ｎ個のメモリブロッ
   ク内のデータを互いに比較して、一致したデータを選択
   出力する請求項１に記載の衛星回線接続装置。