JPH03186954A - アドレスエラー検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 メモリからリードするデータのアドレスエラーを検出す
る７トレス工ラー検出方式に関し、ライト時に時分割す
るアドレス毎に生成したアドレスパリティビットおよび
データからチェックビットを生成してデータと一緒にメ
モリに書き込み、アドレス切替回路以降の故障によるア
ドレスエラーの検出を可能にすることを目的とし、デー
タをメモリにライトするアドレスについて時分割するア
１゛レス毎にアドレスバリティビ７）を生成し、これら
生成したアドレスパリティビットおよびデータからチエ
ツクピッ］・を生成して当該データと一緒にメモリにラ
イトシ、リード時に時分割するアドレス毎のアドレスパ
リティビット、およびメモリからリードしたデータ、チ
エツクヒツトをもとにアドレスエラーを検出するように
構成する。

〔産業上の利用分野〕

本発明は、メモリからり一１゛するデータの７１′レス
エラーを検出するアドレスエラー検出方式↓こ関するも
のである。

〔従来の技術と発明が解決しようとする課題〕従来、デ
ータをメモリにライ（・する場合、データｎビットにア
ドレスパリティビットを１ビット足した（ｎ＋１）ビッ
トからヂエノクビソｌ〜（ｍビット）を生威し、データ
ｎビットおよびチェックビット（ｍビット）を−祐にし
た（ｎ十ｍ）ビットをライトする。リ−１゛する場合、
メモリからリードしたデータｎビットおよびチェックビ
ット（ｍビット）、更にり一１゛シようとするアドレス
のアドレスパリティビットを１ヒツト足した（ｎ＋ｍ＋
１）ビットからシンドロームコード表を参照してシンド
ロームコードを生成する。この際、ライトしようとした
アドレスと違う７１ルスにデータをライトしたり、リー
ドしようとしたアドレスと違うアドレスからり一１″シ
たりした場合、上記生成したシンドロームコードから求
めたメモリライト時のアドレスパリティと、メモリリー
ド時のアドレスパリティとが異なるので、容易にアドレ
スエラーを検出することができる。

しかし、アドレスを上位アドレスと下位アドレスとに分
割して供給してデータをライト／ジー１゛するＤＲＡＭ
の場合、上位アドレスおよび下位アドレスに切り替える
切替回路以降で故障が発生したときにアドレスパリティ
エラーを検出し得ないという問題がある。例えば行アド
レスＸ“００”がＸ“０１”になり、列アドレスＸ“０
０”がＸ“０１”になり、正しいアドレスＸ“００００
”番地の代わりに間違ったアドレスＸ“０１０１”番地
がリードされてしまっても、アドレスパリティは両者と
もに同しであるので、アドレスエラを検出し得ないとい
う問題がある。

本発明は、ライト時に時分割するアドレス毎に生威した
アドレスパリティビットおよびデータからチェックビッ
トを生成してデータと一緒にメモリに書き込み、アドレ
ス切替回路以降の故障によるアドレスエラーの検出を可
能にすることを目的としている。

〔課題を解決する手段〕

第１図を参照して課題を解決する手段を説明する。

第１図において、アドレスパリティ生成回路１１、】−
２は、時分割するアドレス毎にアドレスパリティビット
を生成するものである。

チェックビットジェネレータ２は、データおよびアドレ
スパリティビットからチェックビットを生成するもので
ある。

メモリ３ば、アｊ゛レスを時分割して供給してブタを書
き込むメモリ　（例えばＤＲＡＭ）である。

シンドロームジェネレータ６は、メモリ３からリードし
たデータ、チェックビット、およびリードしようとする
時分割するアドレス毎のアドレスパリティビットからシ
ンドロームコード（アドレスエラー検出などを行うコー
ド）を生成するものである。

〔作用〕

本発明は、第１図に示すように、ライト時にアドレスパ
リティ生成回路１−１、■−２が時分割するアドレス毎
にアドレスパリティビットを生成し、チェックビットジ
ェネレータ２がデータおよびこれらアドレスパリティビ
ットからチェックビットを生威し、メモリ３にデータお
よびこのチェックビットを一緒にライトシ、 リード時にシンドロームジェネレータ６がメモリ３から
リードしたデータ、チエツクピント、およびソー１゛シ
ようとする時分割するアドレス毎のアドレスパリティビ
ットからシンドロームコードを生威し、アドレスエラー
を検出などするようにしている。

従って、ライト時に時分割するアドレス毎に生成したア
ドレスパリティビットおよびデータからチェックビット
を生成してデータと一緒にメモリ（例えばＤＲＡＭ）３
に書き込むことにより、アドレス切替回路以降の故障に
よるアドレスエラーも検出することが可能となる。

〔実施例〕

次に、第１図および第２図を用いて本発明の１実施例の
構成および動作を順次詳細に説明する。

第１図において、アドレスパリティ生成回路１１．１−
２は、時分割する上位アドレス、下位アドレス毎にアド
レスパリティビットを生成するものである。

チェックビットジェネレータ２は、データおよびアドレ
スパリティビットから第２図（イ）チエツクピノトコ−
１″表を参照してチェックビット（例えば第２図（イ）
に示すＣＩないしＣ７からなる７ビソトのチェックビッ
ト）を生威するものである。

メモリ３ば、ア１ルスを時分割して供給してデータおよ
びチェックビットを一緒に書き込むメモリ　（例えばＤ
ＲＡＭ）である。

アドレス切り換え回路４は、ライト時／リード時にＣＰ
Ｕなどから通知されたアドレスを上位アドレス（ＲＡＳ
）および下位アドレス（ＣＡＳ）に分割し、７１ルスバ
ソファ５を介してメモリ３に順次供給するものである。

シンドロームジェネレータ（ＳＧ）６は、リード時に、
メモリ３からリードしたデータ、チェックビット、およ
びリードしようとするアドレスの上位アドレスのアドレ
スパリテイビット、下位７１゛レスのアドレスパリティ
ビットをもとに、第２図（ロ）シンドロームコード表を
参照してシンドロームコード（例えば第２図（ロ）シン
ドロームコードＳ１ないしＳ７）を生成するものである
。

このシン１′ロームコ−１゛からアドレスエラーの検出
などを行う。

データコレクタ７は、ジンドロームコ−１゛をもとにデ
ータ、アドレスパリティビットにエラーがないことを検
出したり、１ビットエラーを検出して修復したり、マル
チビットエラーを検出したりなどするものである。

次に、第２図を参照して具体例を説明する。

（１）　　メモリライト時ニ アドレスＸ“０１０１”　（アドレス幅を３２ビツトと
する）にライトする場合、上位アドレスＸ”０１”のア
ドレスパリティビット“０″（奇数パリティとする、以
下同様）、および下位アドレスＸ“０１″のアドレスパ
リティビット“０”を生成する。これら生威したアドレ
スパリティビット“ＯＯ″と、データＸ“ｏｏｏｏｏ。

００”とから第２図（イ）チェックビットコ−１表を参
照してチェックビットＸ“００”を生威し、データＸ“
ｏｏｏｏｏｏｏｏ”およびこのチエツクヒツトＸ“００
″を一緒にメモリ３のＸ”０１０１”番地にライトする
。尚、第２図（イ）において、チェックビットＣＩない
しＣ７は、各チェックビットの行の“１゛の立っている
データビットあるいはアドレスパリティビットの部分の
値（■あるいは０）を全て取り出し、これら取り出した
全ての値ムこついて排他的論理和演算を順次行って生成
する。

（２）　　リード時ニ アドレスＸ“００００”　　（ア“ドレス幅を３２ビツ
トとする）をリードする場合、上位アドレスＸ“００″
のアドレスパリティビット″１″（奇数パリティ）、お
よび下位アドレスＸ“００”のアドレスパリティビット
“１“を生成する。

この際、例えば第１図アドレス八ソファ５の故障により
、上位アドレスＸ“Ｏｌ”、下位アドレスＸ“０１″が
メモリ３番二人力され、アドレスＸ“０１０１”番地か
ら４１１でライトしたデータＸ”ｏｏｏｏｏｏｏｏ”お
よびチエツクヒツトＸ“００”をリードされる。このリ
ードされたチェックビットＸ“００″は、上位／下位の
アドレスパリテイビットがともｌこ“Ｏ”のときのチエ
ツクピントであるので、これらデータＸ“ｏｏｏｏ。

０００″、チェックビットｘ”ｏｏ＋＋、およびリード
時の７ドレスバリテイビソト“１１”を第１図シンドロ
ームジェネレータ６に入力すると、シンドロームコード
は第２図（ロ）を参照してＸ″７Ｅ’となり、シンドロ
ームコードが０″でなく、かついずれの１ビツトエラー
（ここでは３つのビットが“１゛のとき）にも対応しな
いので、マルチビットエラーとして検出される（ここで
はアドレスの上位アドレスのパリティビットおよび下位
アドレスのパリティビットの両者のエラーとなる）。

以上のように、ライト時にアドレスを時分割する上位ア
ドレスおよび下位アドレス毎にアドレスパリティビット
を生成してこれらアドレスパリティビットおよびデータ
からチェックビットを生成してデータと一緒にメモリ３
に書き込み、ソー１゛時に読み出したデータ、チェック
ビット、およびリードしようとするアドレスの時分割す
るアドレス毎のアドレスパリティビットをもとにジンド
ロームコ−］゛を生威し、時分割するアドレス毎のアド
レスエラーおよびデータのエラーを検出、更に１ビツト
エラーを自動修復することにより、アドレスを時分割し
てメモリ３に書き込む場合のアドレス切り換え回路４以
降の故障によるアドレスエラーも検出することが可能と
なる。

第２図（イ）は、チェックビットコード表例を示す。こ
こで、データ欄のＯないし３１はライトしようとするデ
ータのＯビットないし３１ビツトを表し、データ欄のＰ
ｌ、Ｐ２はライトしようと１■ するアドレスの上位アトルスのアドレスパリテイビット
、下位アドレスのアドレスパリティビットを表す。Ｃ１
ないしＣ７は、７ビントのチエツクコードを表す。これ
ら各チエツクコードＣＩないしＣ７の値は、各行の“１
″が立っているデータあるいばテ１゛レスパリティビッ
トの部分の値（Ｏあるいは］）を全て取り出し、これら
取り出した値の排他的論理和演算を順次行った結果であ
る。

例えばチエツクコードＣ１を求める場合、（１）行の“
′１゛が立っているデータの４．６．７・・・Ｐｌまで
の１３ビツトの値を全て取り出す。（２）これら取り出
した全ての値について排他的論理和演算を順次行い、そ
の結果をチエツクコードＣ１として求める。

第２図（ｒ３）は、シンドロームコード表例を示す。こ
こで、データ欄の０ないし３１はメモリ３からリードし
たデータのＯビ・ｙ　ｌ□ないし３１ビットを表し、デ
ータ欄のＰｌ、Ｐ２はリードしようとするアドレスの上
位アドレスのアドレスパリティビット、下位アドレスの
アドレスパリティピッ２ トを表し、Ｃ１ないしＣ７はメモリ３からリードした７
ビツトのチエツクコードを表す。縦方向の３１ないしＳ
７は、シンドロームコードを表す。

これら各シンドロームコードＳ１ないしＳ７の値は、各
行の“１”が立っているデータ、アドレスパリティビッ
ト、チエツクコードの部分の値（０あるいは１）を全て
取り出し、これら取り出した値の排他的論理和演算を順
次行った結果である。

尚、シンドロームコードＳ１ないしＳ７が全て０のとき
は、エラーなし。また、シンドロームコードＳ１ないし
Ｓ７のうちの任意の３ビツトが“ｌ”の場合、これら３
ビツトの“■゛が立っているデータ０ないし３１、Ｐｌ
、Ｐ２のうちの該当するものが１ビツトエラーと判明し
、自動修復する。これら以外の場合には、２ビツト以上
のエラー（マルチビットエラー）として検出する。

〔発明の効果〕

以上説明したように、本発明によれば、ライト時に時分
割するアドレス毎に生成したアドレスパリティビットお
よびデータからチェックビットを生成してデータと一緒
にメモリ　（例えばＤＲＡＭ）３に書き込む構成を採用
しているため、アドレス切替回路以降の故障によるアド
レスエラーもリード時に検出することができる。

【図面の簡単な説明】

第１図は本発明の１実施例構成図、第２図は本発明に係
るコード表例を示す。 図中、１−１．１−２はアドレスパリティ生成回路、２
はチェックビットジェネレータ、３はメモリ、４はアド
レス切り換え回路、５はアドレスバッファ、ＧばシンＩ
’ロームジェネレータ、７ばデータコレクタを表す。

Claims (1)

1. 【特許請求の範囲】 メモリからリードするデータのアドレスエラーを検出す
   るアドレスエラー検出方式において、データをメモリに
   ライトするアドレスについて時分割するアドレス毎にア
   ドレスパリテイビットを生成し、これら生成したアドレ
   スパリテイビットおよびデータからチェックビットを生
   成して当該データと一緒にメモリにライトし、 リード時に時分割するアドレス毎のアドレスパリテイビ
   ット、およびメモリからリードしたデータ、チェックビ
   ットをもとにアドレスエラーを検出するように構成した
   ことを特徴とするアドレスエラー検出方式。