JPH02105082A - 電子回路の試験方式 - Google Patents
電子回路の試験方式Info
- Publication number
- JPH02105082A JPH02105082A JP63258536A JP25853688A JPH02105082A JP H02105082 A JPH02105082 A JP H02105082A JP 63258536 A JP63258536 A JP 63258536A JP 25853688 A JP25853688 A JP 25853688A JP H02105082 A JPH02105082 A JP H02105082A
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- lsi
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- mode switching
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- 238000012360 testing method Methods 0.000 title claims abstract description 25
- 230000002093 peripheral effect Effects 0.000 claims abstract description 19
- 230000002457 bidirectional effect Effects 0.000 claims description 5
- 238000003745 diagnosis Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子回路の試験方式に関し、特にＬＳＩを含む
高集積化された電子回路の試験方式に関する。
高集積化された電子回路の試験方式に関する。
従来、この種の高集積化された電子回路の試験方式とし
ては、ＬＳＩと電子回路をそのままの状態で試験する第
１の方式、ＬＳＩと周辺の電子回路を電気的に分離して
試験する第２の方式、ＬＳＩにインターナル・スキャン
パス等の高度なテスタビリティを組み込んで試験する第
３の方式がある。
ては、ＬＳＩと電子回路をそのままの状態で試験する第
１の方式、ＬＳＩと周辺の電子回路を電気的に分離して
試験する第２の方式、ＬＳＩにインターナル・スキャン
パス等の高度なテスタビリティを組み込んで試験する第
３の方式がある。
上述した従来の第１の方式では、試験データの作成に多
大の時間を必要とし、更に高度な技術力をも必要とする
。また、第２の方式では、外部インタフェース線等の電
子回路の実装上の制約の他、使用ＩＣ数等の増加により
コストアップとなる。
大の時間を必要とし、更に高度な技術力をも必要とする
。また、第２の方式では、外部インタフェース線等の電
子回路の実装上の制約の他、使用ＩＣ数等の増加により
コストアップとなる。
さらに、第３の方式では、ＬＳＩの使用ゲート数の増加
等によりＬＳＩのコストが上昇するという欠点がある。
等によりＬＳＩのコストが上昇するという欠点がある。
本発明の電子回路の試験方式は、ＬＳＩ及びこのＬＳＩ
と一体となって動作する電子回路において、前記ＬＳＩ
内の入力端子側にあらかじめ組み込んだレジスタ回路と
、出力端子及び双方向端子側にあらかじめ組み込んだト
ライステート回路と、前記レジスタ回路及びトライステ
ート回路を外部から制御するため周辺電子回路との境界
上に設けた外部インタフェース線とを備え、ＬＳＩ周辺
回路と前記ＬＳＩとを分離して試験することを特徴とす
る。
と一体となって動作する電子回路において、前記ＬＳＩ
内の入力端子側にあらかじめ組み込んだレジスタ回路と
、出力端子及び双方向端子側にあらかじめ組み込んだト
ライステート回路と、前記レジスタ回路及びトライステ
ート回路を外部から制御するため周辺電子回路との境界
上に設けた外部インタフェース線とを備え、ＬＳＩ周辺
回路と前記ＬＳＩとを分離して試験することを特徴とす
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路ブロック図である
。
。
第１図において、１は試験対象の高集積化された電子回
路を示し、２はＬＳＩ入力側周辺回路であり、３はＬＳ
Ｉの出力を受けて動作するＬＳＩ出力側周辺回路である
。４はＬＳＩ全体を示す。
路を示し、２はＬＳＩ入力側周辺回路であり、３はＬＳ
Ｉの出力を受けて動作するＬＳＩ出力側周辺回路である
。４はＬＳＩ全体を示す。
５はＬＳＩ４内部において入力端子側レジスタ回路を構
成するレジスタ回路ブロック、６はＬＳＩ４において機
能動作を実現するＬＳＩ機能ブロック、７ａ、７ｂ、〜
は双方向トライステート回路、８は出力ドライステート
回路を示す。なおレジスタ回路ブロック５はＬＳＩ入力
側周辺回路２がらデータ線２１，２２．〜２３を介して
受付けたデータと外部データ入力の受付はモードを切り
替えるモード切替回路（以下５Ｗ）３１，３３．〜３５
と、５Ｗ３１，３３．〜３５と接続されたフリップフロ
ップ回路（以下ＦＦ）３２，３４．〜３６とからなる。
成するレジスタ回路ブロック、６はＬＳＩ４において機
能動作を実現するＬＳＩ機能ブロック、７ａ、７ｂ、〜
は双方向トライステート回路、８は出力ドライステート
回路を示す。なおレジスタ回路ブロック５はＬＳＩ入力
側周辺回路２がらデータ線２１，２２．〜２３を介して
受付けたデータと外部データ入力の受付はモードを切り
替えるモード切替回路（以下５Ｗ）３１，３３．〜３５
と、５Ｗ３１，３３．〜３５と接続されたフリップフロ
ップ回路（以下ＦＦ）３２，３４．〜３６とからなる。
また電子回路１はＬＳＩ４とＬＳＩ出力側周辺回路３の
外部インタフェース用信号線１１．〜１２，１３と、双
方向トライステート回路７ａ、７ｂ、〜及び出力ドライ
ステート回路８を制御するための外部インタフェース線
１４と、レジスタ回路ブロック５のクロック入力線１５
゜データ読出し線１６．データ受付はモード切替入力線
１７及び外部データ入力線１８を有する。
外部インタフェース用信号線１１．〜１２，１３と、双
方向トライステート回路７ａ、７ｂ、〜及び出力ドライ
ステート回路８を制御するための外部インタフェース線
１４と、レジスタ回路ブロック５のクロック入力線１５
゜データ読出し線１６．データ受付はモード切替入力線
１７及び外部データ入力線１８を有する。
本実施例においてＬＳＩ入力側周辺回路２を試験すると
きは、レジスタ回路ブロック５にデータ線２１．〜２３
を通してＬＳＩ入力側周辺回路２の出力データを取り込
み、データ受付はモード切替入力線１７からのモード切
替信号により５Ｗ３１．３３．〜３５を制御してＩ１開
き、クロック入力線１５にクロックパルスを印加してＦ
Ｆ３２゜３４、〜３６のデータをラッチする。次に上記
のモード切替信号を反転させてＩ２側を開き、各ＦＦ３
２，３４．〜３６のデータをシフトしてデータ読出し線
１６で読み出す。この動作を繰り返して試験を行う。
きは、レジスタ回路ブロック５にデータ線２１．〜２３
を通してＬＳＩ入力側周辺回路２の出力データを取り込
み、データ受付はモード切替入力線１７からのモード切
替信号により５Ｗ３１．３３．〜３５を制御してＩ１開
き、クロック入力線１５にクロックパルスを印加してＦ
Ｆ３２゜３４、〜３６のデータをラッチする。次に上記
のモード切替信号を反転させてＩ２側を開き、各ＦＦ３
２，３４．〜３６のデータをシフトしてデータ読出し線
１６で読み出す。この動作を繰り返して試験を行う。
次にＬＳＩ出力側周辺回路３を試験するときは、外部イ
ンタフェース線１４によりトライステート回路７ａ、７
ｂ、〜、８をハイインビー゛ダンスに設定して、外部イ
ンタフェース用信号線１１．〜１２．１３を用いてＬＳ
Ｉ出力側周辺回路３へ入力して試験する。
ンタフェース線１４によりトライステート回路７ａ、７
ｂ、〜、８をハイインビー゛ダンスに設定して、外部イ
ンタフェース用信号線１１．〜１２．１３を用いてＬＳ
Ｉ出力側周辺回路３へ入力して試験する。
またＬＳＩ機能ブロック６を試験するときは、レジスタ
回路ブロック５の設定は不要である。トライステート回
路７ａ、７ｂ、〜、８は外部インタフェース線１４によ
りノーマルモードに設定して、外部インタフェース用信
号線１１，１２．１３でＬＳＩ４の出力を観測する。
回路ブロック５の設定は不要である。トライステート回
路７ａ、７ｂ、〜、８は外部インタフェース線１４によ
りノーマルモードに設定して、外部インタフェース用信
号線１１，１２．１３でＬＳＩ４の出力を観測する。
さらに試験対象の高集積化された電子回路１全体を試験
する場合も、外部インタフェース線１４をノーマルモー
ドに設定するだけで良い。
する場合も、外部インタフェース線１４をノーマルモー
ドに設定するだけで良い。
以上説明したように本発明は、ＬＳＩ内の入力端子側に
レジスタ回路、出力端子及び双方向端子側にトライステ
ート回路をあらかじめ組み込み、それらの回路をＬＳＩ
の外部から制御できるように外部インタフェース線を周
辺電子回路との境界上に設けることにより、ＬＳＩと周
辺回路を分離して試験することが可能となる。従って、
試験データの作成が単純化され、更には試験時の診断性
が向上するので、試験コストの削減及び試験プログラム
の開発期間を短縮できる効果がある。
レジスタ回路、出力端子及び双方向端子側にトライステ
ート回路をあらかじめ組み込み、それらの回路をＬＳＩ
の外部から制御できるように外部インタフェース線を周
辺電子回路との境界上に設けることにより、ＬＳＩと周
辺回路を分離して試験することが可能となる。従って、
試験データの作成が単純化され、更には試験時の診断性
が向上するので、試験コストの削減及び試験プログラム
の開発期間を短縮できる効果がある。
第１図は本発明の一実施例を示す回路ブロック図である
。 １・・・電子回路、２・・・ＬＳＩ入力側周辺回路、３
・・・ＬＳＩ出力側周辺回路、４・・・ＬＳＩ−５・・
・レジスタ回路ブロック、６・・・ＬＳＩ機能ブロック
、７７ａ、７ｂ、〜・・・トライステート回路、８・・
・出力ドライステート回路、１１．〜１２，１３・・・
外部インタフェース用信号線、１４・・・外部インタフ
ェース線、１５・・・タロツク入力線、１６・・データ
読出し線、１７・・データ受付はモード切替入力線、１
８・・・外部データ入力線、２１，２２．〜２３・・・
データ線、３１，３３．〜３５・・・モード切替回路（
ＳＷ） 、３２，３４．〜３６・・・フリップフロップ
回路（ＦＦ）。
。 １・・・電子回路、２・・・ＬＳＩ入力側周辺回路、３
・・・ＬＳＩ出力側周辺回路、４・・・ＬＳＩ−５・・
・レジスタ回路ブロック、６・・・ＬＳＩ機能ブロック
、７７ａ、７ｂ、〜・・・トライステート回路、８・・
・出力ドライステート回路、１１．〜１２，１３・・・
外部インタフェース用信号線、１４・・・外部インタフ
ェース線、１５・・・タロツク入力線、１６・・データ
読出し線、１７・・データ受付はモード切替入力線、１
８・・・外部データ入力線、２１，２２．〜２３・・・
データ線、３１，３３．〜３５・・・モード切替回路（
ＳＷ） 、３２，３４．〜３６・・・フリップフロップ
回路（ＦＦ）。
Claims (1)
- ＬＳＩ及びこのＬＳＩと一体となって動作する電子回路
において、前記ＬＳＩ内の入力端子側にあらかじめ組み
込んだレジスタ回路と、出力端子及び双方向端子側にあ
らかじめ組み込んだトライステート回路と、前記レジス
タ回路及びトライステート回路を外部から制御するため
周辺電子回路との境界上に設けた外部インタフェース線
とを備え、ＬＳＩ周辺回路と前記ＬＳＩとを分離して試
験することを特徴とする電子回路の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258536A JPH02105082A (ja) | 1988-10-14 | 1988-10-14 | 電子回路の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258536A JPH02105082A (ja) | 1988-10-14 | 1988-10-14 | 電子回路の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105082A true JPH02105082A (ja) | 1990-04-17 |
Family
ID=17321586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258536A Pending JPH02105082A (ja) | 1988-10-14 | 1988-10-14 | 電子回路の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105082A (ja) |
-
1988
- 1988-10-14 JP JP63258536A patent/JPH02105082A/ja active Pending
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