JPH02105089A - スイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はモノリシックＩＣ（集積回路）に好適する電
子スイッチ回路に関する。

（従来の技術） ＩＣ化された従来のスイッチ回路の構成を第３図で説明
する。

図において、エミッタ接地のトランジスタＱ１１のベー
スに接続された抵抗Ｒ１□は入力端子ＩＮに人力する電
流を制限するための電流制限用の抵抗であり、トランジ
スタＱｔｔのコレクタと電源Ｖ。０に直列接続された抵
抗Ｒ、ＲはそれぞれトランジスタＱｌｌおよびエミッタ
を電源Ｖ。０に、ベースを抵抗ＲＲの接続点に接続した
トランジ１２ゝ　１３ スタＱ１２の電流制御用の抵抗である。またトランジス
タＱ１゜のコレクタと接地間に直列接続した抵抗ＲＲは
トランジスタＱ　　ＳＱ　　のリーク１４ゝ　１５　　
　　　　　　１１　　１２電流により抵抗Ｒ、Ｈの接続
点にベースを接続した出力スイッチングトランジスタＱ
１３がオンしないようにする誤動作防止用の抵抗である
。トランジスタＱ１３のエミッタは接地し、コレクタは
負荷回路ＲＬを介して電源ＶＣＣに接続している。

上記構成の入力端子ＩＮに供給される入力電流ｆｉｎは
、 １　１ｎ＝　　（Ｖｌｎ−Ｖ　　　　　）　　／Ｒ−＝
　　（１）ＢＥＬＬ　　　　１１ となる。

但し、Ｖｉｎは制御入力端子、■　　はトランジＥＬＬ スタＱ１１のベース・エミッタ間電圧である。またトラ
ンジスタＱＩ３をオンさせる最小入力電流１１ｎ（Ｍ　
Ｉ　Ｎ）は、 Ｉ　１０　（ＭＩＮ）−Ｖ　　　　　／β　　・　Ｒ・
・・　（２）ＢＣｌ２　　　　１１　　　　１３ となる。但し、■　　はトランジスタＱ１゜のオンＥ１
２ 時のベース・エミッタ間電圧、βＩｔはトランジスタＱ
１１のエミッタ接地の電流増幅率である。ここで、Ｖ　
　　−０，７Ｖ、β　−１００、Ｒ１３−７０にΩＢＥ
１２　　　　　　　　　　　　１１とすると、式（２）
よりＩ　Ｉｎ　（Ｍ　Ｉ　Ｎ）　＝０．ｌ　ｔｔＡとな
る。

つまり第３図においては、入力端子１１ｎを０．１μＡ
以上流せばトランジスタＱ１２がオンし、それ以下では
オフすることとなり、負荷回路ＲＬをスイッチングする
ことができる。

入力端子１１ｎは式（１）かられかるように抵抗Ｒに依
存し、抵抗Ｒ１□を大きくすれば少なくすることかでき
るが、制御入力電圧Ｖｌｎの最小値Ｖｉｎ（ＭＩＮ）と
入力端子１１ｎの最小値ｆｉｎ（ＭＩＮ）によって抵抗
只　の最大値Ｒ，，（ＭＡＸ）が決まり、 Ｒ１１（ＭＡＸ）−（Ｖｉｎ（ＭＩＮ）−Ｖ　　　）Ｅ
ＩＩ ／　　Ｉ　　Ｉｎ　（Ｍ　Ｉ　　Ｎ）　　　　　−−−
（３）となる。

ココテ、Ｖｌｎ　（Ｍ　Ｉ　Ｎ）　−０，９Ｖ、　ＶＢ
Ｅ−０，７Ｖ、　　Ｉ　ｉｎ　（Ｍ　Ｉ　Ｎ）　−０，
１ｔｔ　Ａとすると、Ｒ１１（ＭＡＸ）−２ＭΩとなる
。つまり抵抗Ｒ１１は２ＭΩ以下であればよいことにな
る。

、上記したスイッチング回路をＩＣ化した場合、あまり
大きな抵抗素子の値はチップサイズの増大から不経済で
あり、一般にＩＣ化される抵抗素子の値としては１００
　ＫΩ程度以下となっている。そこで入力電流ｆｉｎの
最大値１１ｎ（ＭＡＸ）は制御入力電圧ＶＩｎの最大値
をＶｉｎ（ＭＡＸ）とすると、１１ｎ（ＭＡＸ）＝　（
Ｖｌｎ（ＭＡＸ）−Ｖ　　　）ＥＩＩ ／Ｒ１、・・・（４） となる。ここでＲ，ｌ−１００ＫΩ、Ｖｌｎ（ＭＡＸ）
−３ＶＳＶ　　　−０，７Ｖとすると、式（４）よりＥ
ＩＩ １１ｎ（ＭＡＸ）＝２３μＡとなる。このようにＩＣ化
ら伴う経済的制約から第３図に示す回路構成における入
力電流１１ｎは２３μＡ以下に絞り込み難いことになる
。なお、抵抗Ｒ１１の値を１００にΩ以下にすれば、当
然のことながら入力電流１ｉｎは２３μ八よりさらに増
大する。

第４図は、本出願人において先に出願した特願昭８２−
２３９８２２号の内容を示し、大きな抵抗素子を使わず
に入力電流１１ｎを絞り込むための技術である。

第４図において、抵抗Ｒ２１は制御入力電圧Ｖｌｎと電
源Ｖｃｃの関係がＶｊｎ＞Ｖｃｃとなったとき、トラン
ジスタＱ２、が飽和して入力端子ＩＮに過大な電流が流
れないようにするための入力電流制限用の抵抗である。

この抵抗Ｒ２□はトランジスタＱ２１が飽和しない条件
で使う場合、不要（Ｒ２□−〇）なものである。抵抗Ｒ
はトランジスタＱ２３のり−少電流で出力スイッチング
トランジスタＱ２４が誤動作することを防止するための
ものである。

トランジスタＱ２、のコレクタ電流はトランジスタ　に
より電流増幅され、トランジスタＱ２□の工ミッタに帰
還している。またトランジスタＱ２２とベース・エミッ
タ共通接続したトランジスタＱ２３はトランジスタＱ２
２のコレクタ電流と同等の電流をトランジスタＱ２４の
ベース回路に供給し、トランジスタＱ２４を制御してい
る。

第４図における入力電流１１ｎは、 １１ｎ−Ｖｉｎ−Ｖ　　　　／Ｒ（１＋β２１＋０．５
ＢＥ２１　　２２ ・β　・β　）＋Ｒ・・・（５） で求められる。但し、■　　はトランジスタＱ２□Ｅ２
１ のオン時のベース・エミッタ間電圧、β２１はトランジ
スタＱ２、のエミッタ接地電流増幅率、β２２はトラン
ジスタＱ　　、Ｑ　　のエミッタ接地電流増幅率である
。また、トランジスタＱ２４をオンさせる最小入力端子
１ｉｎ（ＭＩＮ）は、 １１ｎ（ＭＩＮ）−２Ｖ　　　／β　・β　−ＲＢＥ２
４　　２１　　２２　　２３ ・・・（６） となる。但し、■　　はトランジスタロ２４オン時Ｈ２
４ のベース・エミッタ間電圧である。さらに入力電流ＩＩ
ｎの最大値１１ｎ（ＭＡＸ）は式（５）のＶｉｎに制御
入力電圧Ｖｉｎの最大値Ｖｌｎ（ＭＡＸ）を代入して求
めることができる。ここでＲ２１−ｔｏＫΩ、Ｒ−１０
ＫＱ、Ｒ−７０にΩ、Ｖ　　　−０，７Ｖ。

２２　　　　　　　　　　　２３　　　　　　　　　　
　８Ｂ２１Ｖ　ＢＥ２２−０　、７　Ｖ−β２１””Ｉ
ＱＱ−β２２””４０、Ｖｌｎ（ＭＡＸ）−３Ｖとして
入力電流ｆｉｎの最値１１ｎ（ＭＩＮ）、最大値１１ｎ
（ＭＡＸ）を式（５）、（６）から求めると、１１口（
Ｍ　Ｉ　Ｎ）　−０，００５ｕＡ、１１ｎ（ＭＡＸ）＝
Ｏ，ｌｌ、ｃｚＡとなる。

第４図の場合、第３図の例に比べると最大入力電流ｆｉ
ｎ（ＭＡＸ）は大きな抵抗素子を使わずに約１／２０ま
で低減できることが分かる。しかしながら、トランジス
タＱ２４をオンする最小入力端子１１ｎ（ＭＩＮ）が０
．００５　ｕ　Ａ　−５０ｎ　Ａと非常に微小になりす
ぎており、そこだけ第３図の例よりも外来ノイズ等によ
る誤動作の可能性が高いものとなる。またＩＣ化した場
合トランジスタＱ２□のエミッタにトランジスタＱ２２
から帰還がかかっているため、ＮＰＮ　トランジスタＱ
２１とＰＮＰ　ｌ−ランジスタＱ２２のトランジェント
周波数ｆＴの違いによる異常発振の恐れもある。

（発明が解決しようとする課題） 上記した従来の第３図の構成の場合、入力電流１１ｎが
小さくても制御可能とするには抵抗Ｒ１１の値が大きな
ものとなり、最小入力電流１１ｎ（ＭＩＮ）を絞り込む
必要のある回路でのＩＣ化は経済的見地から困難であっ
た。また第４図の構成の場合、最小入力電流ｆｉｎ（Ｍ
ＩＮ）が極めて微小になりすぎてしまい、外来ノイズ等
による誤動作やＮＰＨのトランジスタからＰＮＰ　）ラ
ンジスタに帰還をかける構成になっていることがら、ト
ランジェント周波数ｆＴの違いによる異常発振の心配も
あるものである。

［発明の構成］ （課題を解決するための手段） この発明のスイッチ回路は、ベースが直接または抵抗素
子を介して制御入力端子に、エミッタが抵抗素子を介し
て基準電位点に、コレクタがカレントミラー回路の入力
端子にそれぞれ接続してなるトランジスタを有し、前記
カレントミラー回路の出力端子がスイッチング素子の制
御入力端子に接続してなることを特徴とするものである
。

（作用） 上記した手段により、大きな値の抵抗素子を使用するこ
となく最大入力電流を減少でき、最小入力電流も外来ノ
イズに影響を受けない程度となる。また帰還ループを構
成しないため異常発振の心配もなくなる。

（実施例） 以下、この発明の一実施例につき図面を参照して詳細に
説明する。

第１図において、入力端子ＩＮから抵抗Ｒ１を介してベ
ースに接続されたトランジスタＱ１はそのエミッタを抵
抗Ｒ２を介して接地する。トランジスタＱ１のコレクタ
はエミッタを電源Ｖｃｃに接続したトランジスタＱ２の
ベース、コレクタに接続し、トランジスタＱ２はエミッ
タを電源Ｖｃｃに接続したトランジスタＱ３に接続する
。トランジスタＱ２、Ｑ３はカレントミラー回路ＣＭを
構成している。トランジスタＱ３のコレクタは抵抗Ｒ３
を介して接地するとともに、エミッタを接地した出力ス
イッチングトランジスタＱ４のベースに接続する。トラ
ンジスタＱ４のコレクタは負荷回路ＲＬを介して電Ｆｉ
、Ｖｃｃに接続する。なお、Ｖｉｎは制御入力端子を示
し、抵抗Ｒ１はトランジスタＱ１が飽和に入ったとき（
Ｖ　Ｉｎ＞　Ｖ　ｃｃ）に入力端子ＩＮに過大電流が流
れるのを防止するためのものであり、抵抗Ｒ３はカレン
トミラー回路ＣＭの出力リーク電流によりトランジスタ
Ｑ４が誤動作（オン）することを防止するためのもので
ある。

上記した構成において、入力端子ＩＮを流れる入力電流
１１ｎは次の式から求めることができる。

Ｖｌｎ−ＶＢＣＩ １１ｎ−□　　　・・（７） Ｒ２（１＋β＋）＋Ｒ＋ 但し、ＶＢＢ＋はトランジスタＱ１がオンのときのベー
ス・エミッタ間電圧、β１はトランジスタＱ１のエミッ
タ接地の電流増幅率である。またトランジスタＱ４をオ
ンさせる最小入力電流１１ｎ（Ｍ　Ｉ　Ｎ）は、 ＶＢＥ４ １１ｎ（ＭＩＮ）＝　　　　　　　　　　−（８）β１
　・ＡＣＭ・Ｒ３ となる。但し、ＶＢＥ、はトランジスタＱ４がオンのと
きのベース・エミッタ間電圧、ＡＣＭはカレントミラー
回路ＣＭの電流利得である。

そ：テＲ，−１０にΩ、Ｒ２−１０にΩ、Ｒ３−７０に
Ω、ＶＢＥ＋　−０，７Ｖ、　ＶＢＥ４−０．７　Ｖ、
β１−１００　、ＡＣＭ＝ｌ　５Ｖｌｎ　（ＭＡＸ）　
−３Ｖとして式（７）、（８）から最小入力電流１１ｎ
（ＭＩＮ）、最大入力端子ｆｉｎ（ＭＡＸ）を求めると
、ＩＩｎ（ＭＩ　Ｎ）　−０，１μＡ、　　Ｉ　Ｉｎ　
（ＭＡＸ）　−２，３ｐＡとなる。

したがって、１００ＫΩ以上の大きな値の抵抗を使うこ
となく、第３図に示した、従来の構成のものより最大入
力端子を著しく減少できる。しかも最小入力端子、換言
すればスレッシュホールドレベルは、第３図に示した構
成と同等であり、第４図に示すように、極端に小さすぎ
ずに外来のノイズ等に対する誤動作の心配もない。また
第４図に示すように帰還ループがないため異常発振等が
ないとともにＩＣ化したときにスレッシュホールドレベ
ルがプロセスコントロールしにくいＰＮＰ　ｌ−ランジ
スタのエミッタ接地電流増幅率βの影響を直接受けるが
、この実施例ではカレントミラー回路としてその影響を
受ｌ少ないように配慮されている。

第２図は第１図の各トランジスタＱ１〜Ｑ４と逆極性の
トランジスタＱ＋’〜Ｑ４’で構成したものであり、作
用、効果は第１図と全く同様なものである。

［発明の効果］ 以上記載したように、この発明のスイッチ回路の構成に
よれば、大きな値の抵抗素子を使用することなく制御入
力端子を問題なく絞り込めることから、モノリシック化
に好適なものとなる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図を逆極性として示した回路図、第３図は従来の回路
図、第４図はこの発明の先立って出願された回路図であ
る。 Ｒ，、Ｒ２・・・・・・・・・抵抗

Claims (1)

【特許請求の範囲】
1. ベースが直接または抵抗素子を介して制御入力端子に、
   エミッタが抵抗素子を介して基準電位点に、コレクタが
   カレントミラー回路の入力端子にそれぞれ接続している
   トランジスタを有し、前記カレントミラー回路の出力端
   子がスイッチング素子の制御入力端子に接続してなるこ
   とを特徴とするスイッチ回路。