JPH0462606B2 - - Google Patents
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- Publication number
- JPH0462606B2 JPH0462606B2 JP61100120A JP10012086A JPH0462606B2 JP H0462606 B2 JPH0462606 B2 JP H0462606B2 JP 61100120 A JP61100120 A JP 61100120A JP 10012086 A JP10012086 A JP 10012086A JP H0462606 B2 JPH0462606 B2 JP H0462606B2
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- JP
- Japan
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- collector
- transistor
- current
- circuit
- transistors
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Description
【発明の詳細な説明】
〔概 要〕
本発明は定電流出力回路であつて、カレントミ
ラー回路の第１の出力電流の変換電圧を基準電圧
と差動増幅して上記カレントミラー回路の第２の
出力電流を制御することにより、カレントミラー
回路を構成するトランジスタの電流増幅率に依存
しない一定の出力電流を第３の出力電流として取
り出す。
ラー回路の第１の出力電流の変換電圧を基準電圧
と差動増幅して上記カレントミラー回路の第２の
出力電流を制御することにより、カレントミラー
回路を構成するトランジスタの電流増幅率に依存
しない一定の出力電流を第３の出力電流として取
り出す。
本発明は定電流出力回路に関し、特に半導体集
積回路等に用いられる定電流出力回路に関する。
積回路等に用いられる定電流出力回路に関する。
半導体集積回路内には各種の電子回路が構成さ
れ、その中には供給された制御信号のレベルに応
じて定電流を発生出力する定電流出力回路があ
る。
れ、その中には供給された制御信号のレベルに応
じて定電流を発生出力する定電流出力回路があ
る。
この定電流出力回路は、その出力電流が常時一
定であることが要望されている。
定であることが要望されている。
第３図は従来の定電流出力回路の一例の回路図
を示す。
を示す。
同図中、トランジスタQ1のベースに端子１０
より制御信号が入来する。トランジスタQ2，Q3
は夫々のエミツタ面積比が１：N1とされ、カレ
ントミラー回路を構成している。また、トランジ
スタQ4，Q5は夫々のエミツタ面積比が１：N2と
され、カレントミラー回路を構成している。
より制御信号が入来する。トランジスタQ2，Q3
は夫々のエミツタ面積比が１：N1とされ、カレ
ントミラー回路を構成している。また、トランジ
スタQ4，Q5は夫々のエミツタ面積比が１：N2と
され、カレントミラー回路を構成している。
制御信号がＬレベルのときトランジスタQ1が
遮断し、電圧源１１よりトランジスタQ2，Q3の
構成するカレントミラー回路に電流I1（＝（VREF−
VBE2）／R1，ここでVBE2はトランジスタQ2のベ
ース・エミツタ間電圧）が流れ込む。これによつ
てトランジスタQ3のコレクタにはトランジスタ
Q4，Q5の構成するカレントミラー回路から電流
I2が流れ、更にトランジスタQ5のコレクタを流れ
る電流I3が端子１２より出力される。
遮断し、電圧源１１よりトランジスタQ2，Q3の
構成するカレントミラー回路に電流I1（＝（VREF−
VBE2）／R1，ここでVBE2はトランジスタQ2のベ
ース・エミツタ間電圧）が流れ込む。これによつ
てトランジスタQ3のコレクタにはトランジスタ
Q4，Q5の構成するカレントミラー回路から電流
I2が流れ、更にトランジスタQ5のコレクタを流れ
る電流I3が端子１２より出力される。
上記の従来回路では、トランジスタQ2〜Q5
夫々の電流増幅率hFEが十分に大きく、夫々のベ
ース電流を無視できるならば、I2＝N1・I1で、か
つI3＝N2・I2であり、出力電流I3は一定とみなす
ことができる。
夫々の電流増幅率hFEが十分に大きく、夫々のベ
ース電流を無視できるならば、I2＝N1・I1で、か
つI3＝N2・I2であり、出力電流I3は一定とみなす
ことができる。
しかし、半導体集積回路では、PNP型トラン
ジスタの電流増幅率hFEはそれほど大きくなく、
かつバラツキがある。
ジスタの電流増幅率hFEはそれほど大きくなく、
かつバラツキがある。
従つて、N2の値が大きく出力電流I3が大なる
場合には、トランジスタQ4，Q5夫々のベース電
流を無視できず、出力電流I3が電流増幅率hFEの
影響を受け、バラツキが生じるという問題点があ
つた。
場合には、トランジスタQ4，Q5夫々のベース電
流を無視できず、出力電流I3が電流増幅率hFEの
影響を受け、バラツキが生じるという問題点があ
つた。
本発明は、このような点にかんがみてなされた
ものであり、出力電流にバラツキがなく一定の定
電流出力回路を提供することを目的とする。
ものであり、出力電流にバラツキがなく一定の定
電流出力回路を提供することを目的とする。
本発明の定電流出力回路は、互いにエミツタを
共通に接続して差動増幅器を構成する第１および
第２のトランジスタと、 エミツタを共通に接続した共通接続点にコレク
タが接続され、外部からの信号をベースで受けて
前記差動増幅器をオン、オフする第３のトランジ
スタと、 第１のトランジスタのベースに基準電圧を供給
する基準電圧源と、 複数のトランジスタのベースが共通で、且つ互
いに略比例関係にある電流を出力する少なくとも
第１乃至第３のコレクタを備え、第１のコレクタ
および前記ベースが共に前記第１のトランジスタ
のコレクタに接続されたカレントミラー回路と、 前記カレントミラー回路の第２のコレクタと前
記第３のトランジスタのコレクタとの間に接続さ
れ、前記第２のコレクタ電流を電圧に変換してこ
れを前記第２のトランジスタのベースに印加する
抵抗からなる電圧変換手段とを備え、 前記基準電圧源と前記電圧変換手段で発生した
電圧とを前記差動増幅器にて差動増幅し、これに
よつて前記第１のコレクタの電流を制御して前記
第３のコレクタから一定の電流を出力する。
共通に接続して差動増幅器を構成する第１および
第２のトランジスタと、 エミツタを共通に接続した共通接続点にコレク
タが接続され、外部からの信号をベースで受けて
前記差動増幅器をオン、オフする第３のトランジ
スタと、 第１のトランジスタのベースに基準電圧を供給
する基準電圧源と、 複数のトランジスタのベースが共通で、且つ互
いに略比例関係にある電流を出力する少なくとも
第１乃至第３のコレクタを備え、第１のコレクタ
および前記ベースが共に前記第１のトランジスタ
のコレクタに接続されたカレントミラー回路と、 前記カレントミラー回路の第２のコレクタと前
記第３のトランジスタのコレクタとの間に接続さ
れ、前記第２のコレクタ電流を電圧に変換してこ
れを前記第２のトランジスタのベースに印加する
抵抗からなる電圧変換手段とを備え、 前記基準電圧源と前記電圧変換手段で発生した
電圧とを前記差動増幅器にて差動増幅し、これに
よつて前記第１のコレクタの電流を制御して前記
第３のコレクタから一定の電流を出力する。
本発明においては、カレントミラー回路の第２
のコレクタの出力電流の電圧変換値が基準電圧
VREFと同一となるよう、第１のコレクタの出力電
流が制御され、これに応じて第３のコレクタの出
力電流が一定とされる。第１のコレクタの出力電
流にはカレントミラー回路を構成するトランジス
タのベース電流も流れるため、第３のコレクタの
出力電流はカレントミラー回路のトランジスタの
電流増幅率hFEに依存しない。
のコレクタの出力電流の電圧変換値が基準電圧
VREFと同一となるよう、第１のコレクタの出力電
流が制御され、これに応じて第３のコレクタの出
力電流が一定とされる。第１のコレクタの出力電
流にはカレントミラー回路を構成するトランジス
タのベース電流も流れるため、第３のコレクタの
出力電流はカレントミラー回路のトランジスタの
電流増幅率hFEに依存しない。
第１図は本発明回路の一実施例の回路図を示
す。
す。
同図中、端子２０にはＬレベル又はＨレベルの
制御信号が入来し、NPN型トランジスタQ11のベ
ースに供給される。トランジスタQ11のエミツタ
は基準電圧VREFを発生する電圧源２１の負極に接
続され、トランジスタQ11のコレクタは抵抗R11
を介してトランジスタQ12，Q13夫々のエミツタ
に接続されると共に、抵抗R12を介してトランジ
スタQ13のベースに接続されている。
制御信号が入来し、NPN型トランジスタQ11のベ
ースに供給される。トランジスタQ11のエミツタ
は基準電圧VREFを発生する電圧源２１の負極に接
続され、トランジスタQ11のコレクタは抵抗R11
を介してトランジスタQ12，Q13夫々のエミツタ
に接続されると共に、抵抗R12を介してトランジ
スタQ13のベースに接続されている。
NPN型トランジスタQ12，Q13は差動増幅回路
２２を構成しており、トランジスタQ12のベース
は電圧源２１の正極に接続されて基準電圧源VREF
を印加されており、トランジスタQ12のコレクタ
はトランジスタQ14のベース及び第１コレクタに
接続されている。トランジスタQ13のベースは抵
抗R12及びトランジスタQ14の第２コレクタに接
続され、トランジスタQ13のコレクタは電源電圧
VCCの電源端子２３に接続されている。
２２を構成しており、トランジスタQ12のベース
は電圧源２１の正極に接続されて基準電圧源VREF
を印加されており、トランジスタQ12のコレクタ
はトランジスタQ14のベース及び第１コレクタに
接続されている。トランジスタQ13のベースは抵
抗R12及びトランジスタQ14の第２コレクタに接
続され、トランジスタQ13のコレクタは電源電圧
VCCの電源端子２３に接続されている。
PNP型トランジスタQ14はマルチコレクタタイ
プであり、エミツタに面した第１コレクタ、第２
コレクタ夫々の領域の周囲長比はN1：１とされ
ている。トランジスタQ14のエミツタは電源端子
２３に接続されている。
プであり、エミツタに面した第１コレクタ、第２
コレクタ夫々の領域の周囲長比はN1：１とされ
ている。トランジスタQ14のエミツタは電源端子
２３に接続されている。
PNP型トランジスタQ15のベースはトランジス
タQ14のベースと共通接続されてカレントミラー
回路２４を構成している。トランジスタQ14，
Q15夫々のエミツタ面積比は１：N2とされてい
る。トランジスタQ15のエミツタは電源端子２３
に接続され、カレントミラー回路２４の第３のコ
レクタであるトランジスタQ15のコレクタは出力
端子２５に接続されている。
タQ14のベースと共通接続されてカレントミラー
回路２４を構成している。トランジスタQ14，
Q15夫々のエミツタ面積比は１：N2とされてい
る。トランジスタQ15のエミツタは電源端子２３
に接続され、カレントミラー回路２４の第３のコ
レクタであるトランジスタQ15のコレクタは出力
端子２５に接続されている。
上記の回路は、端子２０に入来する制御信号が
ＨレベルのときトランジスタQ11が導通して出力
動作を開始する。このとき、トランジスタQ14の
第２コレクタより抵抗R12に流れる電流I11に対
し、トランジスタQ14の第１コレクタよりトラン
ジスタQ12のコレクタに流れる電流I12は、I12＝
N1・I11と表わされる。また、上記電流I11及びI12
はトランジスタQ14のエミツタを流れるため、ト
ランジスタQ15のコレクタより出力される電流I13
はI13＝N2・（I11＋I12）と表わされる。
ＨレベルのときトランジスタQ11が導通して出力
動作を開始する。このとき、トランジスタQ14の
第２コレクタより抵抗R12に流れる電流I11に対
し、トランジスタQ14の第１コレクタよりトラン
ジスタQ12のコレクタに流れる電流I12は、I12＝
N1・I11と表わされる。また、上記電流I11及びI12
はトランジスタQ14のエミツタを流れるため、ト
ランジスタQ15のコレクタより出力される電流I13
はI13＝N2・（I11＋I12）と表わされる。
ところで、差動増幅回路２２はトランジスタ
Q13のベース電圧I11・R12が、基準電圧VREFと同
一となるよう電流I12を制御している。従つて、
トランジスタQ14，Q15夫々の電流増幅率hFEのバ
ラツキにより、例えば電流I11及びI12が定格値よ
り大なる場合、トランジスタQ13のベース電圧が
高くなるため、電流I12が減少せしめられ、これ
に応じて電流I11が減少せしめられ定格値で安定
する。
Q13のベース電圧I11・R12が、基準電圧VREFと同
一となるよう電流I12を制御している。従つて、
トランジスタQ14，Q15夫々の電流増幅率hFEのバ
ラツキにより、例えば電流I11及びI12が定格値よ
り大なる場合、トランジスタQ13のベース電圧が
高くなるため、電流I12が減少せしめられ、これ
に応じて電流I11が減少せしめられ定格値で安定
する。
これによつて、出力電流I13はトランジスタ
Q14，Q15の電流増幅率hFEに依存することなく、
電流増幅率hFEにバラツキがあつても常に一定と
なる。
Q14，Q15の電流増幅率hFEに依存することなく、
電流増幅率hFEにバラツキがあつても常に一定と
なる。
また、N1，N2夫々の値を大とすることによ
り、抵抗R12の消費電力を小とすることができ
る。
り、抵抗R12の消費電力を小とすることができ
る。
更にトランジスタQ14の第２コレクタを流れる
電流I11はトランジスタQ11を電流源としており、
専用の電流源を必要としないために回路素子が少
なくて済み、トランジスタQ11のオン時にのみ上
記の電流I11が流れ消費電力が少なくて済む。
電流I11はトランジスタQ11を電流源としており、
専用の電流源を必要としないために回路素子が少
なくて済み、トランジスタQ11のオン時にのみ上
記の電流I11が流れ消費電力が少なくて済む。
なお、カレントミラー回路２４は第２図に示す
如く、マルチコレクタタイプのトランジスタQ14
の代りにトランジスタQ16，Q17を用いて構成し
ても良い。
如く、マルチコレクタタイプのトランジスタQ14
の代りにトランジスタQ16，Q17を用いて構成し
ても良い。
同図中、PNP型トランジスタQ16のコレクタが
トランジスタQ13のベースに接続され、PNP型ト
ランジスタQ17のコレクタがトランジスタQ12の
コレクタに接続され、トランジスタQ17のコレク
タとトランジスタQ15，Q16，Q17夫々のベースと
が共通接続され、トランジスタQ16，Q17夫々の
エミツタが電源端子２３に接続される。
トランジスタQ13のベースに接続され、PNP型ト
ランジスタQ17のコレクタがトランジスタQ12の
コレクタに接続され、トランジスタQ17のコレク
タとトランジスタQ15，Q16，Q17夫々のベースと
が共通接続され、トランジスタQ16，Q17夫々の
エミツタが電源端子２３に接続される。
また、トランジスタQ16，Q17夫々のエミツタ
面積比が１：N1とされ、トランジスタQ17のエミ
ツタ面積に対するトランジスタQ15のエミツタ面
積の比が１：N2とされている。この場合出力電
流I13は、I13＝N1・N2・I11と表わされる。
面積比が１：N1とされ、トランジスタQ17のエミ
ツタ面積に対するトランジスタQ15のエミツタ面
積の比が１：N2とされている。この場合出力電
流I13は、I13＝N1・N2・I11と表わされる。
この変形例の回路においても第１図示の回路と
まつたく同一の動作を行ない出力電流I13はトラ
ンジスタQ15，Q16，Q17の電流増幅率hFEに依存せ
ず一定となる。
まつたく同一の動作を行ない出力電流I13はトラ
ンジスタQ15，Q16，Q17の電流増幅率hFEに依存せ
ず一定となる。
上述の如く、本発明によればカレントミラー回
路の第３のコレクタの出力電流は、カレントミラ
ー回路を構成するトランジスタの電流増幅率hFE
に依存せず、上記電流増幅率hFEにバラツキがあ
つても、常に一定となり、更に回路素子数が少な
くて済み、消費電力が少なくて済み、実用上きわ
めて有用である。
路の第３のコレクタの出力電流は、カレントミラ
ー回路を構成するトランジスタの電流増幅率hFE
に依存せず、上記電流増幅率hFEにバラツキがあ
つても、常に一定となり、更に回路素子数が少な
くて済み、消費電力が少なくて済み、実用上きわ
めて有用である。
第１図は本発明の定電流出力回路の一実施例の
回路図、第２図は本発明の定電流出力回路の変形
例の回路図、第３図は従来回路の一例の回路図で
ある。 第１図及び第２図において、２１は電圧源、２
２は差動増幅回路、２４はカレントミラー回路、
２５は出力端子、Q11〜Q17はトランジスタ、R11
〜R12は抵抗である。
回路図、第２図は本発明の定電流出力回路の変形
例の回路図、第３図は従来回路の一例の回路図で
ある。 第１図及び第２図において、２１は電圧源、２
２は差動増幅回路、２４はカレントミラー回路、
２５は出力端子、Q11〜Q17はトランジスタ、R11
〜R12は抵抗である。
Claims (1)
- 【特許請求の範囲】 １ 互いにエミツタを共通に接続して差動増幅器
を構成する第１および第２のトランジスタQ12，
Q13と、 該エミツタを共通に接続した共通接続点にコレ
クタが接続され、外部からの信号をベースで受け
て前記差動増幅器をオン、オフする第３のトラン
ジスタQ11と、 該第１のトランジスタのベースに基準電圧を供
給する基準電圧源と、 複数のトランジスタのベースが共通で、且つ互
いに略比例関係にある電流を出力する少なくとも
第１乃至第３のコレクタを備え、第１のコレクタ
および前記ベースが共に前記第１のトランジスタ
のコレクタに接続されたカレントミラー回路と、 前記カレントミラー回路の第２のコレクタと前
記第３のトランジスタのコレクタとの間に接続さ
れ、前記第２のコレクタ電流を電圧に変換してこ
れを前記第２のトランジスタのベースに印加する
抵抗R12からなる電圧変換手段とを備え、 前記基準電圧源と前記電圧変換手段で発生した
電圧とを前記差動増幅器にて差動増幅し、これに
よつて前記第１のコレクタの電流を制御して前記
第３のコレクタから一定の電流を出力することを
特徴とする定電流出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100120A JPS62257205A (ja) | 1986-04-30 | 1986-04-30 | 定電流出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100120A JPS62257205A (ja) | 1986-04-30 | 1986-04-30 | 定電流出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62257205A JPS62257205A (ja) | 1987-11-09 |
| JPH0462606B2 true JPH0462606B2 (ja) | 1992-10-07 |
Family
ID=14265481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61100120A Granted JPS62257205A (ja) | 1986-04-30 | 1986-04-30 | 定電流出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62257205A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069326B2 (ja) * | 1983-05-26 | 1994-02-02 | ソニー株式会社 | カレントミラー回路 |
-
1986
- 1986-04-30 JP JP61100120A patent/JPS62257205A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62257205A (ja) | 1987-11-09 |
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