JPH0210514B2 - - Google Patents
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- JPH0210514B2 JPH0210514B2 JP61167815A JP16781586A JPH0210514B2 JP H0210514 B2 JPH0210514 B2 JP H0210514B2 JP 61167815 A JP61167815 A JP 61167815A JP 16781586 A JP16781586 A JP 16781586A JP H0210514 B2 JPH0210514 B2 JP H0210514B2
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- JP
- Japan
- Prior art keywords
- digit line
- potential
- cell
- circuit
- transistor
- Prior art date
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Description
〔発明の目的〕
（産業上の利用分野）
本発明は高集積度、大容量のダイナミツク型半
導体記憶装置に関する。 （従来の技術） 近年、集積回路技術の進歩はめざましいものが
あり、特に半導体記憶装置については著しい。 このような半導体記憶装置としては、より大き
な容量を持ち、より速い読み出し、書き込み時間
を持つことが要望されている。 従来、MOSダイナミツクRAMのメモリ・セル
は、第１図ａに示すように１個のキヤパシタ０２
と１個のトランジスタ０１とからなる１トランジ
スタ・セル１が用いられてきた。このセル構成の
一例（4Kdit RAM）は第１図ｂに示すとうりで
あるが、セル・エレメントとしてほぼ縮小の限界
に近づいている。ここで、１１はフイールド酸化
膜、１２は蓄積キヤパシターのゲート、１３はト
ランスフアーゲート、１４はデイジツト線拡散層
である。そこでこれと同じ１トランジスタ・セル
でその構造を第２図ｃに示すような二層のポリシ
リコン構造にし、セル面積を大幅に縮小したもの
（16KbitRAM）がある。ただし、２１はフイー
ルド酸化膜、２２は蓄積キヤパシターのゲート、
２３はトランスフアーゲート、２４はデイジツト
線拡散層である。これによつて、ダイナミツク
RAMのメモリ・セルの構成・構造共にほぼ縮小
の限界に近づいたと言える。従つて、さらに大容
量のダイナミツク・RAMを製造するには、個々
のトランジスタやキヤパシターの寸法自体を微細
にする必要がある。この目的のために、現在のフ
オトリソグラフイー技術に代る、電子ビーム・リ
ソグラフイー技術などが開発研究されている。 ところで、ダイナミツク・RAMの場合、記憶
データは電荷の形で蓄積キヤパシターに蓄えられ
ている。それゆえに、セルの蓄積キヤパシター内
の電荷量の多少がRAMの性能を大きく左右する
であろうことは、容易に推察される。事実、第２
図ａに示すようなダイナミツク・RAMの基本構
成回路において、センス回路５０の入出力端に伝
送されるメモリ・セルＣからのデータ信号のレベ
ルは、センス回路５０の入出力端から見たデイジ
ツト線の全容量に、メモリ・セルＣからの電荷が
分配されて起こるデイジツト線の電位変動分であ
る。ここでＷはワード線である。デイジツト線容
量をCdig、初期状態のデイジツト線の電位をVi、
メモリ・セルＣの蓄積キヤパシターの容量をCs、
セルの電位をVs、セルＣのトランジスターのゲ
ート容量をCtrとすると、電位変動分ΔVは第２
図ｂに示すデイジツト線１本の等価回路から、 ΔV＝Vi−ViCdig＋CsVs／Cs＋Ctr＋Cdigである。 ｎチヤンネルMOSトランジスタの場合で、セ
ルに論理“１”を書いた場合、ΔVは4KbitRAM
では約1V前後、16KbitRAMでは600ｍＶ位であ
る。現在のRAMでは、この微小な信号を検知・
増幅するために、バランス型フリツプフロツプを
用いたセンス回路５０と、ダミーセルDCを用い
ている。ダミーセルDCは、センス回路５０のセ
ルとは反対側にあるデイジツト線に必要な基準電
位を与えるもので、通常はセルのキヤパシターの
１／２の容量を持つ１トランジスタ・メモリ・セル
となつている。ダミーセル側のデイジツト線に
は、常にセル側の“１”の場合のΔVの約1/2の
電位変動が起こるようになつており、セルの論理
“１”と“０”とを的確に読み出せるように工夫
されている。次の表１は4KbitRAMと
16KbitRAMにおけるメモリ・セルの諸値の違い
を示している。
導体記憶装置に関する。 （従来の技術） 近年、集積回路技術の進歩はめざましいものが
あり、特に半導体記憶装置については著しい。 このような半導体記憶装置としては、より大き
な容量を持ち、より速い読み出し、書き込み時間
を持つことが要望されている。 従来、MOSダイナミツクRAMのメモリ・セル
は、第１図ａに示すように１個のキヤパシタ０２
と１個のトランジスタ０１とからなる１トランジ
スタ・セル１が用いられてきた。このセル構成の
一例（4Kdit RAM）は第１図ｂに示すとうりで
あるが、セル・エレメントとしてほぼ縮小の限界
に近づいている。ここで、１１はフイールド酸化
膜、１２は蓄積キヤパシターのゲート、１３はト
ランスフアーゲート、１４はデイジツト線拡散層
である。そこでこれと同じ１トランジスタ・セル
でその構造を第２図ｃに示すような二層のポリシ
リコン構造にし、セル面積を大幅に縮小したもの
（16KbitRAM）がある。ただし、２１はフイー
ルド酸化膜、２２は蓄積キヤパシターのゲート、
２３はトランスフアーゲート、２４はデイジツト
線拡散層である。これによつて、ダイナミツク
RAMのメモリ・セルの構成・構造共にほぼ縮小
の限界に近づいたと言える。従つて、さらに大容
量のダイナミツク・RAMを製造するには、個々
のトランジスタやキヤパシターの寸法自体を微細
にする必要がある。この目的のために、現在のフ
オトリソグラフイー技術に代る、電子ビーム・リ
ソグラフイー技術などが開発研究されている。 ところで、ダイナミツク・RAMの場合、記憶
データは電荷の形で蓄積キヤパシターに蓄えられ
ている。それゆえに、セルの蓄積キヤパシター内
の電荷量の多少がRAMの性能を大きく左右する
であろうことは、容易に推察される。事実、第２
図ａに示すようなダイナミツク・RAMの基本構
成回路において、センス回路５０の入出力端に伝
送されるメモリ・セルＣからのデータ信号のレベ
ルは、センス回路５０の入出力端から見たデイジ
ツト線の全容量に、メモリ・セルＣからの電荷が
分配されて起こるデイジツト線の電位変動分であ
る。ここでＷはワード線である。デイジツト線容
量をCdig、初期状態のデイジツト線の電位をVi、
メモリ・セルＣの蓄積キヤパシターの容量をCs、
セルの電位をVs、セルＣのトランジスターのゲ
ート容量をCtrとすると、電位変動分ΔVは第２
図ｂに示すデイジツト線１本の等価回路から、 ΔV＝Vi−ViCdig＋CsVs／Cs＋Ctr＋Cdigである。 ｎチヤンネルMOSトランジスタの場合で、セ
ルに論理“１”を書いた場合、ΔVは4KbitRAM
では約1V前後、16KbitRAMでは600ｍＶ位であ
る。現在のRAMでは、この微小な信号を検知・
増幅するために、バランス型フリツプフロツプを
用いたセンス回路５０と、ダミーセルDCを用い
ている。ダミーセルDCは、センス回路５０のセ
ルとは反対側にあるデイジツト線に必要な基準電
位を与えるもので、通常はセルのキヤパシターの
１／２の容量を持つ１トランジスタ・メモリ・セル
となつている。ダミーセル側のデイジツト線に
は、常にセル側の“１”の場合のΔVの約1/2の
電位変動が起こるようになつており、セルの論理
“１”と“０”とを的確に読み出せるように工夫
されている。次の表１は4KbitRAMと
16KbitRAMにおけるメモリ・セルの諸値の違い
を示している。
（問題点を解決するための手段）
本発明によれば、ダイナミツク型半導体記憶装
置に於いて、デイジツト線のプリチヤージ電位を
デイジツト線に印加されるハイレベル電位より小
さく且つローレベル電位より大きくしている。 （作用） 本発明によれば、ダミーセル及びそのクロツク
系の省略が可能であり、回路構成を簡略化でき
る。 （実施例） 以下本発明の一実施例を図面を用いて具体的に
説明する。 第３図は本発明の一実施例を概念的に示す構成
図である。図ではメモリキヤツプ内に納められた
多数のセンスアンプや行列配列されたセルの内か
ら代表的に１個のセンスアンプ５０と１行分のデ
イジツト線Ａ，Ｂと数個の並んだセルＣ（MOS型
トランジスタ５４及びMOS型キヤパシタ５５を
含む）を取り出して示してある。ここで、ワード
線６０は縦方向に多数のセルのトランジスタに接
続されているが、この図では１個のセルとの接続
のみが示されてある。本発明の要点はセンス・ア
ンプ５０で感知されたデイジツト線Ａ，Ｂの電位
がデイジツト昇圧回路５１に帰還されて“１”で
あるデイジツト線Ａ，Ｂを昇圧してデイジツト線
の電位を高くする。この高い電位は外部から印加
される電源電圧VDDの1.8倍程度は可能である。次
にワード線６０をデコードする回路５３は普通の
アドレスデコード回路で構成できる。第４図ａは
その一例を示した。又同図ｂは各信号波形を示し
ている。ここでクロツクφDは昇圧クロツクで、
デコードトランジスタ７１を通してワード線６０
に接続されて、ワード線の“１”レベルを電源電
圧VDDの1.8倍程にする。またクロツクφDを作る回
路が第３図の昇圧クロツク発生回路５２である。 デイジツト線（かりにＡとする）を昇圧して
も、メモリセルＣのトランスフアーゲート５４の
ゲート電位がデイジツト線Ａ電位より高くなけれ
ば、セルのキヤパシタ５５に昇圧した高い電位を
書き込むことができない。このため、ワード線６
０電位も昇圧して高くし、十分書き込めるように
してある。第５図ａは昇圧クロツク発生回路の一
例を示したもので、同図ｂは信号波形を示したも
のである。これは通常のクロツク発生回路１０１
に昇圧用キヤパシタ１０２と昇圧用クロツク発生
回路１０３を付加したものである。ここで十分な
ブートストラツプ効果を得るために、回路１０１
と回路１０３とから発生する二つのクロツク信号
の間には、適当な遅延がかけられている。つまり
はじめクロツクφ101が電圧上昇をし始めキヤパシ
タ１０２を充電する。そして十分充電されたとこ
ろでクロツクφ103が上昇し初めて、クロツクφDを
昇圧する。こうして電源電圧より高いレベルのク
ロツクが得られる。 第６図ａはデイジツト線昇圧回路の具体例であ
る。同図ｂはその各信号波形を示す図である。す
なわち、トランジスタ３１と３２とでレシオレス
インバータ７０が構成され、トランジスタ３１の
ドレインにはクロツクφ1が入力され、そのゲー
トはデイジツト線DAに接続されている。またト
ランジスタ３２のゲートにはクロツクφ2が入力
され、プリチヤージサイクルで、このインバータ
ーの出力端を接地電位に引き下げている。トラン
ジスタ３３のドレインには、トランジスタ３１の
ゲートが接続されているデイジツト線DAに接続
されている。またそのゲートはクロツクφ3に接
続されている。前記インバータ７０の出力端とこ
のトランジスタ３３のソースとの間に、昇圧用キ
ヤパシタ３４が接続されている。 尚、ここでは、第６図ａに示したようなレシオ
レス型のダイナミツクセンス・リフレツシユアン
プを用いているが、センス終了後に“１”レベル
になるデイジツト線が回路的にフローテイングノ
ードになり、“０”レベルになるデイジツト線が
接地端子と導通しているようなセンスアンプであ
れば、どのようなセンスアンプが用いられても同
様な効果が得られる。第６図ａの回路の動作は、
プリチヤージ、サイクルでトランジスタ３３は導
通となりキヤパシタ３４を充電する。この時イン
バーターの出力は接地電位になつている。次にト
ランジスタ３３は非導通となり、デイジツト線
DAとキヤパシタ３４とは切り離される。その後
セルからデータがデイジツト線DAによつて読み
出され、センスアンプによつて“１”、“０”が判
定される。その間にφ2が接地電位となり、トラ
ンジスタ３２は非導通となる。その後φ1が高い
電位に上昇する。その時、“１”と判定されたデ
イジツト線にゲートが接続されているトランジス
タ３１は導通となり、インバーター７０の出力端
を充電し、キヤパシタ３４を昇圧してトランジス
タ３３のソース端の電位を電源電位より高く押し
上げる。この時、φ3は再び電源電圧VDDより高い
電位となり、デイジツト線を電源電位より高く押
し上げる。また“１”と判定されたデイジツト線
にゲートが接続されている方では、トランジスタ
３１が非導通なためキヤパシタ３４は昇圧されず
デイジツト線も昇圧されない。但しこの時、トラ
ンジスタ３３は“１”の方と同様に導通になるた
め、デイジツト線にはキヤパシタに充電されてい
たチヤージが流れ出し、その電位を少し接地電位
より持ち上げるが、“０”側のデイジツト線がセ
ンスアンプによつて接地端に接続されていてフロ
ーテイングになつていないならば、すみやかに再
び接地電位に固定される。 こうしてデイジツト線にはVDDより高い電位の
“１”と接地電位に等しい“０”とが残る。この
“１”と“０”とがVDDより高い電位のワード線
によつて導通にされているメモリ・セルＣのトラ
ンスフアーゲート５４を通してメモリ・セルＣの
蓄積キヤパシタ５５に書き込まれる。その後ワー
ド線６０は接地電位となり、トランスフアーゲー
ト５４は閉じられ電荷はセルＣ内に記憶される。 上述した本発明の実施例の効果は次の通りであ
る。 第一にワード線電位、デイジツト線電位を共に
電源電圧より高くするために従来はメモリ・セル
内への最大の書き込み電位は電源電圧であつたも
のが、本発明によれば電源電圧より高い電位をセ
ル内に書き込むことができるようになる。こうす
ることによつて例えば従来と同じ電源を用い、同
じセンスアンプを用いたならば、メモリセルのキ
ヤパシタをその分だけ小さくする事ができる。特
に大容量メモリであればある程、そのチツプ全体
に占めるメモリセル全体の面積の割合は大きくな
り、セルの僅かな縮小もチツプ面積の大きな縮小
につながる。 たとえば、電源として＋12Vを用いている従来
の16KbitダイナミツクRAMでは、メモリセル面
積は500μ2で、そのキヤパシタ面積は140μ2、容量
は0.06pFであつた。セル内に蓄えられている電荷
は、0.06×10-12（Ｆ）×12（Ｖ）＝0.72（pC）であ
る。ここに本発明のように書き込み電圧を昇圧し
た場合、同じ電荷量を保証するために必要とされ
る容量は次の様になる。今、12V系で昇圧した場
合、ブートストラツプ効率を70％とすると、書き
込み電圧は、12＋12×0.7＝20.4Vとなる。セルの
容量は、Cs1＝0.035pFで、そのセルのキヤパシタ
面積は、82μ2となる。これは単純な計算をしても
1bit当りのメモリセル面積を11.6％減少させる。
これはほぼ直接にこの分だけチツプ面積の縮小に
つながる。これは、１枚のウエフアー内のチツプ
の個数を増加させ、製品の歩留りを向上させ、同
時に製品のコストを減少させ、より多くの利益を
生みだす。 第二には従来と同じメモリセルを用いたならば
メモリ・セル内に書き込まれる電荷量は非常に増
加するため、デイジツト線に出力される信号レベ
ルはその分だけ大きくなり、RAMの動作マージ
ンを大きくし、より高い信頼性を持つメモリを提
供できる。 第三には64Kbitや256KbitダイナミツクRAM
を開発する場合、電源電圧も用いられるトランジ
スタの形状寸法に沿つて低くなるだろう。こうし
た場合従来技術では、メモリ・セルに書き込まれ
る電圧も低下せざるを得ない。これは、セルのキ
ヤパシタ面積の縮小とあいまつて二重にセル内の
電荷量の減少をもたらし、信号のより低下をもた
らす。たとえば、64KbitダイナミツクRAMで
は、セル面積は約200μ2程度、セルキヤパシタ面
積は45μ2程度と考えられている。これに300Å程
度のゲート酸化膜を用い、電源を8Vとすると、
従来方法ではセル内に蓄えられる電荷量は0.0518
（pF）×８（Ｖ）＝0.414（pC）である。本発明によ
れば8Vを70％昇圧して書き込み電圧は13.6Vとな
る。従つて0.0518（pF）×13.6（Ｖ）＝0.704（pC）と
なる。これはほぼ現在の16KbitRAMのセル内の
蓄積電荷量に等しい。これによつて、デイジツト
線に得られる信号は現在の16Kbit並の信号レベ
ルを確保できる。また、電荷量が少なくなつた場
合、リーク電流の影響は大きくなる。これはセル
内のリーク電流がその面積に比例する成分（再結
合発生電流など）と比例せず固有な成分とからな
つているためである。このため電荷量が少ない
と、リフリツシユ時間を短くしなければならなく
なり、それは実際にメモリ装置として電子計算機
などに組み込まれた場合、死時間（Dead time）
の増加を引き起こす。また、LSI自体の信頼性の
低下も引き起こす。本発明によれば、それらは全
く回避することができて、高い信頼性を持つ、高
密度集積化したダイナミツクRAMを提供するこ
とができる。 第四に、第６図ａに示した回路において、トラ
ンジスタ３３が自体が有している利点は著しい。
つまり先に述べた様にデイジツト線に現われる信
号レベルは、メモリセル内の電荷量がデイジツト
線の容量に分配されて引き起されるデイジツト線
の電位変化分である。従つて、デイジツト線の容
量が大きい程信号レベルは低下する。上述した実
施例のようにデイジツト線に相当大きいキヤパシ
タを付けた場合、そのキヤパシタの容量は、デイ
ジツト線容量に付加される。これでは効果は半減
されてしまう。そこでこのトランジスタ３３はメ
モリ・セルからデータがでてきて、センスアンプ
のノードに伝送される間は、デイジツト線からキ
ヤパシタ３４を切り離しておき、実質的にデイジ
ツト線の容量の増加を防止し、信号レベルを高く
とれる効果を与えている。また、クロツクφ3が
ブリチヤージ期に“１”であるため、キヤパシタ
３４のプリチヤージは、デイジツト線のプリチヤ
ージと同時に行なう事ができ、特別に、キヤパシ
タプリチヤージ用のトランジスターやクロツクを
必要としないため、チツプ面積の増大を防止し、
クロツク系の複雑化を防止している。 第五に、本発明の重要な効果として、デイジツ
ト線に出力される信号が“１”、即ちハイレベル
電位の場合はデイジツト線のプリチヤージ電位よ
り高くなり、“０”、即ちローレベル電位の場合は
デイジツト線のプリチヤージ電位より低くなる。
このために、従来は“０”、“１”判定の基準とな
る電位をダミーセルを用いて作つたが、本発明で
は直接にデイジツト線プリチヤージ電位を基準電
位として用いることができる。このためダミーセ
ルを必要としない。この分だけチツプの面積を縮
小化できる。また、ダミーセル系のクロツクをな
くすることができる。また低消費電力化が達成で
きる。 次に本発明の変形実施例について述べる。 (1) デイジツト線に、タミーセルを付加して基準
電圧をより正確な値に設定したダイナミツク
RAMも本発明中に含まれる。 (2) 本発明の実施例の回路５１の代わりに第７図
ａ，ｂに示す回路も本発明中に含まれる。この
場合、キヤパシタ３４へのプリチヤージ電位は
デイジツト線からではなく別のルートから行な
われる。このためクロツクφ3の波形は第６図
ｂのφ3より簡単となる。またここでφ3とφ4と
は同じクロツクを用いても良い。 (3) 本発明の実施例の回路５１で、第６図及び第
７図の両方の回路でトランジスタ３２を除いた
回路も本発明中に含まれる。 〔発明の効果〕 本発明により回路構成の簡素化、低消費電力化
が可能になる。
置に於いて、デイジツト線のプリチヤージ電位を
デイジツト線に印加されるハイレベル電位より小
さく且つローレベル電位より大きくしている。 （作用） 本発明によれば、ダミーセル及びそのクロツク
系の省略が可能であり、回路構成を簡略化でき
る。 （実施例） 以下本発明の一実施例を図面を用いて具体的に
説明する。 第３図は本発明の一実施例を概念的に示す構成
図である。図ではメモリキヤツプ内に納められた
多数のセンスアンプや行列配列されたセルの内か
ら代表的に１個のセンスアンプ５０と１行分のデ
イジツト線Ａ，Ｂと数個の並んだセルＣ（MOS型
トランジスタ５４及びMOS型キヤパシタ５５を
含む）を取り出して示してある。ここで、ワード
線６０は縦方向に多数のセルのトランジスタに接
続されているが、この図では１個のセルとの接続
のみが示されてある。本発明の要点はセンス・ア
ンプ５０で感知されたデイジツト線Ａ，Ｂの電位
がデイジツト昇圧回路５１に帰還されて“１”で
あるデイジツト線Ａ，Ｂを昇圧してデイジツト線
の電位を高くする。この高い電位は外部から印加
される電源電圧VDDの1.8倍程度は可能である。次
にワード線６０をデコードする回路５３は普通の
アドレスデコード回路で構成できる。第４図ａは
その一例を示した。又同図ｂは各信号波形を示し
ている。ここでクロツクφDは昇圧クロツクで、
デコードトランジスタ７１を通してワード線６０
に接続されて、ワード線の“１”レベルを電源電
圧VDDの1.8倍程にする。またクロツクφDを作る回
路が第３図の昇圧クロツク発生回路５２である。 デイジツト線（かりにＡとする）を昇圧して
も、メモリセルＣのトランスフアーゲート５４の
ゲート電位がデイジツト線Ａ電位より高くなけれ
ば、セルのキヤパシタ５５に昇圧した高い電位を
書き込むことができない。このため、ワード線６
０電位も昇圧して高くし、十分書き込めるように
してある。第５図ａは昇圧クロツク発生回路の一
例を示したもので、同図ｂは信号波形を示したも
のである。これは通常のクロツク発生回路１０１
に昇圧用キヤパシタ１０２と昇圧用クロツク発生
回路１０３を付加したものである。ここで十分な
ブートストラツプ効果を得るために、回路１０１
と回路１０３とから発生する二つのクロツク信号
の間には、適当な遅延がかけられている。つまり
はじめクロツクφ101が電圧上昇をし始めキヤパシ
タ１０２を充電する。そして十分充電されたとこ
ろでクロツクφ103が上昇し初めて、クロツクφDを
昇圧する。こうして電源電圧より高いレベルのク
ロツクが得られる。 第６図ａはデイジツト線昇圧回路の具体例であ
る。同図ｂはその各信号波形を示す図である。す
なわち、トランジスタ３１と３２とでレシオレス
インバータ７０が構成され、トランジスタ３１の
ドレインにはクロツクφ1が入力され、そのゲー
トはデイジツト線DAに接続されている。またト
ランジスタ３２のゲートにはクロツクφ2が入力
され、プリチヤージサイクルで、このインバータ
ーの出力端を接地電位に引き下げている。トラン
ジスタ３３のドレインには、トランジスタ３１の
ゲートが接続されているデイジツト線DAに接続
されている。またそのゲートはクロツクφ3に接
続されている。前記インバータ７０の出力端とこ
のトランジスタ３３のソースとの間に、昇圧用キ
ヤパシタ３４が接続されている。 尚、ここでは、第６図ａに示したようなレシオ
レス型のダイナミツクセンス・リフレツシユアン
プを用いているが、センス終了後に“１”レベル
になるデイジツト線が回路的にフローテイングノ
ードになり、“０”レベルになるデイジツト線が
接地端子と導通しているようなセンスアンプであ
れば、どのようなセンスアンプが用いられても同
様な効果が得られる。第６図ａの回路の動作は、
プリチヤージ、サイクルでトランジスタ３３は導
通となりキヤパシタ３４を充電する。この時イン
バーターの出力は接地電位になつている。次にト
ランジスタ３３は非導通となり、デイジツト線
DAとキヤパシタ３４とは切り離される。その後
セルからデータがデイジツト線DAによつて読み
出され、センスアンプによつて“１”、“０”が判
定される。その間にφ2が接地電位となり、トラ
ンジスタ３２は非導通となる。その後φ1が高い
電位に上昇する。その時、“１”と判定されたデ
イジツト線にゲートが接続されているトランジス
タ３１は導通となり、インバーター７０の出力端
を充電し、キヤパシタ３４を昇圧してトランジス
タ３３のソース端の電位を電源電位より高く押し
上げる。この時、φ3は再び電源電圧VDDより高い
電位となり、デイジツト線を電源電位より高く押
し上げる。また“１”と判定されたデイジツト線
にゲートが接続されている方では、トランジスタ
３１が非導通なためキヤパシタ３４は昇圧されず
デイジツト線も昇圧されない。但しこの時、トラ
ンジスタ３３は“１”の方と同様に導通になるた
め、デイジツト線にはキヤパシタに充電されてい
たチヤージが流れ出し、その電位を少し接地電位
より持ち上げるが、“０”側のデイジツト線がセ
ンスアンプによつて接地端に接続されていてフロ
ーテイングになつていないならば、すみやかに再
び接地電位に固定される。 こうしてデイジツト線にはVDDより高い電位の
“１”と接地電位に等しい“０”とが残る。この
“１”と“０”とがVDDより高い電位のワード線
によつて導通にされているメモリ・セルＣのトラ
ンスフアーゲート５４を通してメモリ・セルＣの
蓄積キヤパシタ５５に書き込まれる。その後ワー
ド線６０は接地電位となり、トランスフアーゲー
ト５４は閉じられ電荷はセルＣ内に記憶される。 上述した本発明の実施例の効果は次の通りであ
る。 第一にワード線電位、デイジツト線電位を共に
電源電圧より高くするために従来はメモリ・セル
内への最大の書き込み電位は電源電圧であつたも
のが、本発明によれば電源電圧より高い電位をセ
ル内に書き込むことができるようになる。こうす
ることによつて例えば従来と同じ電源を用い、同
じセンスアンプを用いたならば、メモリセルのキ
ヤパシタをその分だけ小さくする事ができる。特
に大容量メモリであればある程、そのチツプ全体
に占めるメモリセル全体の面積の割合は大きくな
り、セルの僅かな縮小もチツプ面積の大きな縮小
につながる。 たとえば、電源として＋12Vを用いている従来
の16KbitダイナミツクRAMでは、メモリセル面
積は500μ2で、そのキヤパシタ面積は140μ2、容量
は0.06pFであつた。セル内に蓄えられている電荷
は、0.06×10-12（Ｆ）×12（Ｖ）＝0.72（pC）であ
る。ここに本発明のように書き込み電圧を昇圧し
た場合、同じ電荷量を保証するために必要とされ
る容量は次の様になる。今、12V系で昇圧した場
合、ブートストラツプ効率を70％とすると、書き
込み電圧は、12＋12×0.7＝20.4Vとなる。セルの
容量は、Cs1＝0.035pFで、そのセルのキヤパシタ
面積は、82μ2となる。これは単純な計算をしても
1bit当りのメモリセル面積を11.6％減少させる。
これはほぼ直接にこの分だけチツプ面積の縮小に
つながる。これは、１枚のウエフアー内のチツプ
の個数を増加させ、製品の歩留りを向上させ、同
時に製品のコストを減少させ、より多くの利益を
生みだす。 第二には従来と同じメモリセルを用いたならば
メモリ・セル内に書き込まれる電荷量は非常に増
加するため、デイジツト線に出力される信号レベ
ルはその分だけ大きくなり、RAMの動作マージ
ンを大きくし、より高い信頼性を持つメモリを提
供できる。 第三には64Kbitや256KbitダイナミツクRAM
を開発する場合、電源電圧も用いられるトランジ
スタの形状寸法に沿つて低くなるだろう。こうし
た場合従来技術では、メモリ・セルに書き込まれ
る電圧も低下せざるを得ない。これは、セルのキ
ヤパシタ面積の縮小とあいまつて二重にセル内の
電荷量の減少をもたらし、信号のより低下をもた
らす。たとえば、64KbitダイナミツクRAMで
は、セル面積は約200μ2程度、セルキヤパシタ面
積は45μ2程度と考えられている。これに300Å程
度のゲート酸化膜を用い、電源を8Vとすると、
従来方法ではセル内に蓄えられる電荷量は0.0518
（pF）×８（Ｖ）＝0.414（pC）である。本発明によ
れば8Vを70％昇圧して書き込み電圧は13.6Vとな
る。従つて0.0518（pF）×13.6（Ｖ）＝0.704（pC）と
なる。これはほぼ現在の16KbitRAMのセル内の
蓄積電荷量に等しい。これによつて、デイジツト
線に得られる信号は現在の16Kbit並の信号レベ
ルを確保できる。また、電荷量が少なくなつた場
合、リーク電流の影響は大きくなる。これはセル
内のリーク電流がその面積に比例する成分（再結
合発生電流など）と比例せず固有な成分とからな
つているためである。このため電荷量が少ない
と、リフリツシユ時間を短くしなければならなく
なり、それは実際にメモリ装置として電子計算機
などに組み込まれた場合、死時間（Dead time）
の増加を引き起こす。また、LSI自体の信頼性の
低下も引き起こす。本発明によれば、それらは全
く回避することができて、高い信頼性を持つ、高
密度集積化したダイナミツクRAMを提供するこ
とができる。 第四に、第６図ａに示した回路において、トラ
ンジスタ３３が自体が有している利点は著しい。
つまり先に述べた様にデイジツト線に現われる信
号レベルは、メモリセル内の電荷量がデイジツト
線の容量に分配されて引き起されるデイジツト線
の電位変化分である。従つて、デイジツト線の容
量が大きい程信号レベルは低下する。上述した実
施例のようにデイジツト線に相当大きいキヤパシ
タを付けた場合、そのキヤパシタの容量は、デイ
ジツト線容量に付加される。これでは効果は半減
されてしまう。そこでこのトランジスタ３３はメ
モリ・セルからデータがでてきて、センスアンプ
のノードに伝送される間は、デイジツト線からキ
ヤパシタ３４を切り離しておき、実質的にデイジ
ツト線の容量の増加を防止し、信号レベルを高く
とれる効果を与えている。また、クロツクφ3が
ブリチヤージ期に“１”であるため、キヤパシタ
３４のプリチヤージは、デイジツト線のプリチヤ
ージと同時に行なう事ができ、特別に、キヤパシ
タプリチヤージ用のトランジスターやクロツクを
必要としないため、チツプ面積の増大を防止し、
クロツク系の複雑化を防止している。 第五に、本発明の重要な効果として、デイジツ
ト線に出力される信号が“１”、即ちハイレベル
電位の場合はデイジツト線のプリチヤージ電位よ
り高くなり、“０”、即ちローレベル電位の場合は
デイジツト線のプリチヤージ電位より低くなる。
このために、従来は“０”、“１”判定の基準とな
る電位をダミーセルを用いて作つたが、本発明で
は直接にデイジツト線プリチヤージ電位を基準電
位として用いることができる。このためダミーセ
ルを必要としない。この分だけチツプの面積を縮
小化できる。また、ダミーセル系のクロツクをな
くすることができる。また低消費電力化が達成で
きる。 次に本発明の変形実施例について述べる。 (1) デイジツト線に、タミーセルを付加して基準
電圧をより正確な値に設定したダイナミツク
RAMも本発明中に含まれる。 (2) 本発明の実施例の回路５１の代わりに第７図
ａ，ｂに示す回路も本発明中に含まれる。この
場合、キヤパシタ３４へのプリチヤージ電位は
デイジツト線からではなく別のルートから行な
われる。このためクロツクφ3の波形は第６図
ｂのφ3より簡単となる。またここでφ3とφ4と
は同じクロツクを用いても良い。 (3) 本発明の実施例の回路５１で、第６図及び第
７図の両方の回路でトランジスタ３２を除いた
回路も本発明中に含まれる。 〔発明の効果〕 本発明により回路構成の簡素化、低消費電力化
が可能になる。
第１図は１トランジスタセルの構成例を示す
図、第２図は従来のダイナミツクRAMの基本回
路構成を示す図、第３図は本発明の一実施例を示
す回路図、第４図はワード線デコーダー回路の具
体例及びその各タイミングクロツクの電圧波形を
示す図、第５図はワード線昇圧クロツク発生回路
の一例とそのタイミングチヤートを示す図、第６
図はデイジツト線昇圧回路の具体例とそのタイミ
ングチヤートを示す図、第７図はデイジツト線昇
圧回路の他の例及びそのタイミングチヤートを示
す図である。 １１，２１……フイールド酸化膜、１４，２４
……デイジツト線拡散層、１２，２２……蓄積キ
ヤパシターのゲート、１３，２３……トランスフ
アーゲート、Ａ，Ｂ……デイジツト線、５０……
センスアツプ、５１……デイジツト線昇圧回路、
５２……ワード線昇圧クロツク発生回路、５３…
…ワード線デコーダー回路、５４……メモリ・セ
ルトランスフアーゲート、５５……メモリ・セル
蓄積キヤパシタ。
図、第２図は従来のダイナミツクRAMの基本回
路構成を示す図、第３図は本発明の一実施例を示
す回路図、第４図はワード線デコーダー回路の具
体例及びその各タイミングクロツクの電圧波形を
示す図、第５図はワード線昇圧クロツク発生回路
の一例とそのタイミングチヤートを示す図、第６
図はデイジツト線昇圧回路の具体例とそのタイミ
ングチヤートを示す図、第７図はデイジツト線昇
圧回路の他の例及びそのタイミングチヤートを示
す図である。 １１，２１……フイールド酸化膜、１４，２４
……デイジツト線拡散層、１２，２２……蓄積キ
ヤパシターのゲート、１３，２３……トランスフ
アーゲート、Ａ，Ｂ……デイジツト線、５０……
センスアツプ、５１……デイジツト線昇圧回路、
５２……ワード線昇圧クロツク発生回路、５３…
…ワード線デコーダー回路、５４……メモリ・セ
ルトランスフアーゲート、５５……メモリ・セル
蓄積キヤパシタ。
Claims (1)
- １ 絶縁ゲート型電界効果トランジスタと絶縁ゲ
ート型キヤパシタを接続して構成される複数のメ
モリセルを行列配列し、前記トランジスタのソー
ス又はドレインにデイジツト線を接続するととも
に、前記デイジツト線にセンス回路を接続した装
置に於いて、前記デイジツト線のプリチヤージ電
位を再書込み時に前記デイジツト線に印加される
ハイレベル電位より小さく且つローレベル電位よ
り大きくし、前記ハイレベル電圧はセンス回路の
センス結果を昇圧回路により昇圧して得ることを
特徴とするダイナミツク型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167815A JPS6251098A (ja) | 1986-07-18 | 1986-07-18 | ダイナミツク型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167815A JPS6251098A (ja) | 1986-07-18 | 1986-07-18 | ダイナミツク型半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57199097A Division JPS5891595A (ja) | 1982-11-15 | 1982-11-15 | ダイナミツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251098A JPS6251098A (ja) | 1987-03-05 |
| JPH0210514B2 true JPH0210514B2 (ja) | 1990-03-08 |
Family
ID=15856612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61167815A Granted JPS6251098A (ja) | 1986-07-18 | 1986-07-18 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251098A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152698U (ja) * | 1981-03-17 | 1982-09-25 |
-
1986
- 1986-07-18 JP JP61167815A patent/JPS6251098A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6251098A (ja) | 1987-03-05 |
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