JPH03237682A - 半導体メモリ - Google Patents

半導体メモリ

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JPH03237682A JP2033022A JP3302290A JPH03237682A JP H03237682 A JPH03237682 A JP H03237682A JP 2033022 A JP2033022 A JP 2033022A JP 3302290 A JP3302290 A JP 3302290A JP H03237682 A JPH03237682 A JP H03237682A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに関し、特に内部電源電圧を出力
する電源電圧変換回路を有する半導体メモリに関する。
［従来の技術］ 半導体メモリは微細加工技術の進歩と共に、集積度の向
上が成されてきた。特にダイナミック型ランダムアクセ
スメモリ（以下、ＤＲＡＭと称す）では、メモリセルの
構造が簡単であるため、高集積化が可能であり、現在１
６Ｍピッ）ＤＲＡＭの開発が行われている。１６Ｍビッ
トＤＲＡＭでは、ホットキャリアによるトランジスタ特
性の劣化、消費電力の増加を防ぐため、内部電源電圧を
降下する方式が提案されている。
第２図は電源電圧変換回路を用いたＤＲＡＭの従来例を
説明するための構成図である。この例の場合、電源電圧
変換回路８の出力（Ｖ　１ｎｔ）を疑似電源としてセン
スアンプ５ａ、リファレンス電位発生回路７を駆動し、
周辺回路３、出力回路４、トランスファゲート制御信号
発生回路６ａおよびワード線制御信号発生回路６ｂを有
するアレイ制御用クロック発生回路６はそれぞれ外部電
源電圧（Ｖ　ｅｘｔ）　１により駆動される。第３図は
従来例のアレイ回路５０回路図である。アレイ回路５は
センスアンプ部５ａ、トランスファゲート部５ｂ、メモ
リセルアレイ部５Ｃより構成される。尚、同図中のセン
スアンプ部５ａにおいて、１１，１４゜１５はＰチャネ
ル型ＭＯＳトランジスタ（以下、ＭＯＳ　Ｐ　Ｔと称す
）、１３，１６．１７はＮチャネル型ＭＯＳトランジス
タ（以下、ＭＯＳ　Ｎ　Ｔと称す）、１２はインバータ
、ＢＬ’、ｒはビット線であり、また、同図中のメモリ
セルアレイ部５ｃにおいて、２０，２２，２３．２４は
ＭＯＳＮＴ、２１はキャパシタ、ＢＬ、　丁ｒはビット
線であり、また、同図中のトランスファゲート部５ｂに
おいて、１８，１９はビット線ＢＬとＢＬ、１丁と丁ｒ
７とのミス的接離を司るＭＯＳＮＴである。第４図は理
想的な電源電圧変換回路８の出力特性を示し、電源電圧
変換回路出力Ｖｉｎｔの最大値Ｖ　ｍａｘは外部電源電
圧の増大においても通常３．３ｖ〜４．０Ｖ程度の値に
設定される。第５図は従来例の動作を説明するためのタ
イミングチャートである。
以下、従来例の動作説明を簡単に行う。ｍ（ｃｒ−アド
レスストローブ）の活性化後、ビット線バランス信号φ
Ｐがリセットされる。その後、πλ３”活性化時にラッ
チされた行アドレスにより選択されたワード線の制御信
号φＷＬが活性化し、φＷＬをゲート入力とする複数の
メモリセルが選択される。いま、ＭＯＳＮＴ２０と、容
ｊ１２１で構成されたメモリセルが“１”レベル（ＭＯ
ＳＮＴ２０のソース電位がビット線ＢＬよりも高い状態
）を保持しているとすると、ワード線制御信号φＷＬの
活性化によりＭＯＳＮＴ２０が導通状態となり、メモリ
セル容量Ｃ５とビット線容量ＣＢの容量分割により決定
される電位 だけビット線ＢＬおよびＢＬ’のレベルが上昇する。こ
こて、Ｖｘはメモリセルの初期電位であり、ＶＲはビッ
ト線の初期レベルである。尚、通常ＶＲは１／２Ｖｉｎ
ｔ程度に設定される。そして、ビット線にメモリセル情
報が伝達された後、センスアンプ活性化信号φａが活性
化し、センスアンプ５ａが電源電圧変換回路出力Ｖｉｎ
ｔおよび外部接地電圧ｖＳＳの印加により駆動されると
同時に、トランスファゲート制御信号φＴＧがリセット
される。この制御信号φＴＧのリセットによりＭＯＳＮ
Ｔ１８゜１９が非導通状態となるため、ビット線ＢＬと
ＢＬ′およびｒとｒとは電気的に切り離される。そして
、上記センスアンプ活性化信号φａの活性化後のＴ１の
後に、センスアンプ５ａによる差動増幅が完了し、ビッ
ト線ＢＬ’は内部電圧Ｖｉｎｔ、　ｍＴ１は接地電位に
達し、ＢＬ、丁ｒはそれぞれＶＲ＋△Ｖ、ＶＲレベルを
保つ。その後、ｒＸＸ丁丑セットより、トランスファゲ
ート制御信号φＴＧが活性化してＭＯＳＮＴ１８，１９
が導通状態となり、ビット線ＢＬとＢＬ’およびｒとｆ
ｆ「がトランスファゲート５ｂを介して再び接続される
。これによりビット線ＢＬ’およびｒが持つリフレッシ
ュデータがワード線制御信号φ糺がリセットするまでの
内部遅延により決定されるある一定時間内にメモリセル
に書き込まれる。
［発明が解決しようとする課題］ 上述した従来の半導体メモリは、第４図に示したように
外部電源電圧Ｖｅｘｔより低レベルに設定される電源電
圧変換回路の出力Ｖｉｎｔを擬似電源としてセンスアン
プを駆動しているため、差動増幅時間ｔｌが増加し、ア
クセスの高速化が困難であると言う欠点がある。
また、このような従来の構成では、メモリを支障なく動
作させるためには、電流能力および周波数応答に優れた
電源電圧変換回路を必要とすると言う欠点がある。
［課題を解決するための手段］ 本願の第１の発明に係る半導体メモリは、センスアンプ
とメモリセルアレイの接続制御を行うトランスファゲー
トを有する半導体メモリにおいて、前記センスアンプの
駆動電源を外部電源電圧とし、前記トランスファゲート
の制御信号の駆動電源を内部電源電圧たる電源電圧変換
回路出力信号とすることを特徴とする。
また、本願の第２の発明に係る半導体メモリは、上記の
発明における、前記トランスファゲートの制御信号を出
力するトランスファゲート制御信号発生回路が、当該ト
ランスファゲートの制御信号を前記電源電圧変換回路の
出力電位以上に昇圧する手段を有することを特徴とする
。
［発明の従来技術に対する相違点］ 上述した従来の半導体メモリに対し、本発明はトランス
ファゲート制御信号の発生をするアレイ制御用クロック
発生回路の駆動には内部電源電圧たる電源電圧変換回路
出力（Ｖｉｎｔ）を使用し、センスアンプの駆動には外
部電源電圧（Ｖ　ｅｘｔ）を用いると言う相違点を有す
る。
［実施例］ 第１図は本発明の一実施例の構成図である。尚、従来例
と同一部分には同一符号を付して重複する説明は省略す
る。本実施例の場合、電源電圧変換回路８の出力（Ｖｉ
ｎｔ）を擬似電源としてトランスファゲート制御信号φ
ＴＧの発生回路６ａおよびワード線制御信号φＷＬの発
生回路を有するアレイ制御用クロック発生回路６とリフ
ァレンス電位発生回路７を駆動している。また、外部電
源電圧（Ｖｅｘｔ）　ｉにより周辺回路３、出力回路４
、センスアンプ５ａを駆動している。第６図に本実施例
のアレイ回路５の回路図を示す。構成上の従来例との相
違点はセンスアンプ駆動用電源として内部電源電圧Ｖｉ
ｎｔに代えて外部電源電圧Ｖ　ｅｘｔを用いていること
である。また、アレイ制御用クロック発生回路６の電源
を電源電圧変換回路出力Ｖｉｎｔとしたことから、ワー
ド線制御信号φＷＬ、トランスファゲート活性化信号φ
ＴＧは電源電圧変換回路Ｖｉｎｔにより駆動される。
第７図は本実施例の動作を説明するためのタイミングチ
ャートである。動作シーケンスは従来例と同様であるの
で、ここでは従来例との相違点について説明を行う。ｍ
が活性化された後、ビット線バランス信号φＰがリセッ
トされ、ワード線制御信号φＷＬが活性化される。ここ
に、ワード線制御信号φＷＬは内部電源電圧Ｖｉｎｔ以
上（βＶｉｎｔ：β〉１）にブーストされ、この信号φ
糺をゲート人力とする複数のメモリセルを選択する。内
部電源電圧（Ｖｉｎｔ）レベルを保っている。τに丁活
性化により制御信号φＴＧが接地レベル＜　Ｖ　ＳＳ＞
にリセットされると、ＭＯ５ＮＴ　１８．１９が非導通
となってメモリセル５Ｃとセンスアンプ５ａが電気的に
切り離される。
ここで、本実施例では、センスアンプ５ａの駆動は外部
電源電圧Ｖｅｘｔて行われるため、従来例に較べて差動
増幅が高速に行われる。すなわち、本実施例の差動増幅
時間ｔ２は従来のｔｌより短い（ｔ２＜ｔｌ）。そして
、センスアンプ５ａによる差動増幅完了後、センスアン
プ５ａ側のビット線ＢＬ’、ＩＪゴ７１はそれぞれ外部
電源電圧Ｖｅｘｔレベル、接地■ＳＳレベルとなり、メ
モリセル５Ｃ側のビット線ＢＬ、ｒは従来例と同様にそ
れぞれＶＲ＋△Ｖ、ＶＲレベルを保つ。そして、■に下
リセット時、トランスファゲート制御信号φＴＧが活性
化すると、トランスファゲート５ｂを介してセンスアン
プ５ａとメモリセル５Ｃが電気的に接続される。この時
、制御信号φＴＧは電源電圧変換回路出力（ＶｉｎＴ）
を擬似電源として駆動される。ここで、トランスファゲ
ート制御信号φＴＧのレベルは、ビット線の速やかな充
電を支障なく達成するため、トランスファゲート制御信
号発生回路６ａに備えられたブースト回路により内部電
源電圧Ｖｉｎｔ以上の所定レベル（α・Ｖｉｎｔ：　α
〉１）に持ち上げられる。
すなわち、φＴＧレベルにはセルトランジスタのホット
キャリアによる特性劣化などを防ぐため、φＴＧのブー
スト期間ｔ３内にビット線ＢＬのレベルが信頼性上の許
容電位を超えない程度（Ｖｉｎｔを許容電位に設定して
いる場合はＶｉｎｔを超えない程度）で、且つ、ビット
線ＢＬの充電が許容電位まで速やかに充電できるような
レベルに設定される。
第８図は本発明の他の一実施例の構成図である。
本実施例においてはワード線制御信号φ糺の駆動電源を
外部電源電圧Ｖｅｘｔとしている。この場合においても
トランスファゲート制御信号φＴＧは内部電源電圧Ｖｉ
ｎｔで駆動されるため、メモリセル部５ＣにはＶｉｎｔ
以上の電圧が印加されることはない。
また、本実施例において、Ｖｅｘｔ−５Ｖの時、■１ｎ
ｔ＝　３．　３　Ｖに設定することにより、前記実施例
と異なってワード線の制御信号φＷＬのブーストを行う
必要がなくなるので、前記実施例より電源電圧変換回路
８は電流能力が更に低いものでも良いという利点がある
。
［発明の効果］ 以上説明したように本発明は、センスアンプとメモリセ
ルとの接続制御を行うトランスファゲートの制御信号φ
ＴＧを内部電源電圧たる電源電圧変換回路の出力で、セ
ンスアンプを外部電源電圧でそれぞれ駆動することによ
り、メモリセル部への高電圧印加を抑制しながら、高速
な差動増幅が達成できるという効果がある。また、電源
電圧変換回路の電流供給能力も抑制でき、製造コストの
低減などを図ることができるという効果がある
【図面の簡単な説明】
第１図は本発明の一実施例に係る半導体メモリの構成図
、第２図は従来例に係る半導体メモリの構成図、第３図
は従来例のアレイ回路の回路図、第４図は電源電圧変換
回路の出力特性を示すグラフ、第５図は従来例の動作説
明のためのタイミングチャート、第６図は本発明の一実
施例に係るアレイ回路の回路図、第７図は本発明の一実
施例の動作説明のためのタイミングチャート、第８図は
本発明の他の一実施例に係る半導体メモリの構成図であ
る。 １・・・・外部電源、 ５ａ・・・センスアンプ、 ５ｂ・・・トランスファゲート、 ５ｃ・・・メモリセルアレイ、 ６ａ・・・トランスファゲート制御信号発生回路、８・
・・・電源電圧変換回路、 φＴＧ・・・トランスファゲート制御信号、Ｖｅｘｔ・
・・外部電源電圧、 Ｖｉｎｔ・・・内部電源電圧。

Claims (2)

    【特許請求の範囲】
  1. （１）センスアンプとメモリセルアレイの接続制御を行
    うトランスファゲートを有する半導体メモリにおいて、
    前記センスアンプの駆動電源を外部電源電圧とし、前記
    トランスファゲートの制御信号の駆動電源を内部電源電
    圧たる電源電圧変換回路出力信号とすることを特徴とす
    る半導体メモリ。
  2. （２）前記トランスファゲートの制御信号を出力するト
    ランスファゲート制御信号発生回路が、当該トランスフ
    ァゲートの制御信号を前記電源電圧変換回路の出力電位
    以上に昇圧する手段を有することを特徴とする特許請求
    の範囲第１項記載の半導体メモリ。
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