JPH02105232A - 論理回路の動作検証方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路の動作検証方法に関し、特にＬＳＩＷ
ｉＡ理回路内の各回路内最大および最小遅延時間による
論理動作およびその時間的動作の検証を論理シミュレー
ション方法によりて行なう論理回路の動作検証方法に関
子る。

〔従来の技術〕

従来、ゲートレベルの論理設計の終了後に１１ｉ理回路
の動作解析を行なう方法としては、−理動作の真理値貴
もしくは機能記述ならびにその論理動作に対するＭ延時
間情報を用いて、電子計算機上で論理回路のモデルをデ
ータ構造として表現し。

与えられた印加テストベクトル匝対して論理シミュレー
タ１フ手段を用いて＆ｉｉ理動作の検証を付っている。

特１ｃ７１Ｊツブ・７０ツブ素子（以−Ｆ’Ｆ／Ｆ索子
という）に対しては、そのデータ信号の確定時とクロッ
ク動作時との時間間隔（セットγツブタイム）およびク
ロック動作終了後にデータ信号を変化させることのでき
るまでの時間間隔（ホールドタイム）は、規定時間以上
なけれはフリップ・フロップの動作が実回路上で保証さ
れないため、従来の論理シミュレーションにおいても論
理回路内の各Ｆ　／　Ｆ素子に対して指定されたセット
アツプタイムおよびホールドタイムのチエツクも行なっ
ている。

第８図は従来技術による論理回路の動作検証方法のフロ
ーチャートである。なお論理回路は第７図に示す電子計
算機上のデータ構造と同様のものが与えられているもの
としている。動作検証用の論理シミュレーションは第８
図の中のステップ８０１から開始される。またこのシミ
ュレーションは予め設定された適当な時間単位を用いて
進められる。ステップ８１０はこの論理シミュレーショ
ンにおける時刻制御を行なう手段であり、図中に示す繰
返しの制御をも行なうものであ＃）、ステップ８１１に
よって論理シミュレーションの終了時刻の判断を行なう
。終了時刻に達していない場合には、ステップ８１０で
指定された時刻に対する印加テストベクトルによシイベ
ントを生成して論理回路に与える手段がステップ８２０
である。

このテストベクトルを基に予め指定された各論理素子に
対する遅延時間によって、その出力状態の評価をステッ
プ８３０で行ない論理回路中にそのイベントを伝播させ
る。ステップ８６０ではこの論理シミニレ−ジョンの結
果に基づいて各種動作検証を行ない、必要な検証結果情
報をリスト等によって電子計算機から出力する。次いで
再びステップ８１０へ戻シ時刻を次の単位に進め論理シ
ミュレータ１ンを続行する。終了時刻に達した場合には
、ステップ８１１からステップ８７０へ分枝して必要な
終了処理を行ないステップ８８０においてこの論理シミ
ュレーションを終了する。

〔発明が解決しようとする課題〕

上述し友従来の論理シミュレーションによる論理回路の
動作解析においては、各素子に対しその遅延時間の最小
値、最大値あるいは典型値を与えられるように便宜をは
かってはいるが、論理シミュレーション実行時において
は与えた遅延時間の−ａ＋のみを各素子に持たせること
が通常である。

このため例えば最小遅延時間でシミュレーションした結
果と最大遅延時間でシミュレーションした結果とは、論
理回路内での信号伝播のタイミイングの違いによって一
致するとは限らない。特に順序回路を含む論理回路はこ
のタイミイングずれによるシミュレーション結果の不一
致が発生すると、以降のシミュレーションにおいてもこ
の不一致の影響を大きく受けて、シミュレーション結果
の信頼性を下ける原因ともなっている。この誤動作は実
回路中において発生する可能性があり、その原因の究明
のために同じシミュレーション方法を用いることもでき
るが、単に各遅延時間による単独のシミュレーション結
果を比較検討する場合には人手に頼ることとなシ、大規
模論理回路においては多大の労力を要すると云う問題点
がある。

また、　ｍｉｎ−ｍａｘ遅延シミュレーシ冒ン方法では
、与えられた最小遅延時間と最大：Ｍ延時間とを用いて
論理回路のシミュレーションを行なう。この場合は各素
子の出力状態が変化する際に、最小遅延時間から最大遅
延時間までの遷移時間域に対する論理値を０または１に
確定できないため、不確定値（通常Ｘで表わされる）状
態を用いてシミュレーションが行なわれ、遷移状態と不
確定状態とを明確に区別することが不可能である。従っ
てこの手段では最小遅延と最大遅延とのタイミイングず
れＫよる回路の誤動作も不確定状態となるが、誤動作個
所を論理回路上で特定することは難かしいと云う問題点
がある。

さらに状態値として論理値０から１、または１からＯへ
の遷移に対し立上り（６）、立下り（的の状態を加える
論理シミュレーション方法も存在するが、論理素子の動
作を定義する真理値表の作成等においては、実回路と対
応のとれた明確な定義づけを行なうことができず、専ら
論理的な整合性を重視するに止まっている。

本発明の目的は、論理回路中の論理シミュレータ１フ部
分の各素子に対して最小遅延時間および最大遅延時間を
与え、両遅延時間に対する論理シミエレーシッンを同時
に行なうことによシ、各論理素子の出力状態遷移の明確
な取扱いおよびタイミイングずれによる誤動作個所の検
出を可能とし、さらに遷移状態、Ｒ，Ｆ等に対する論理
素子の不明確な動作定義を不要とする論理回路の動作検
証方法を提供することにある。

〔課題を解決するだめの手段〕

本発明の論理回路の動作検証方法は、ゲートレベルの論
理設計終了後の論理回路における論理動作の解析におい
て、論理回路中の各素子の接続関係および前記各素子の
動作速度の指標となる最小遅延時間と最大遅延時間との
情報を電子計算機上の記憶領域中にデータ構造として構
築し、前記論理回路に印加されるテストベクトル情報に
基づき前記最小遅延時間による論理シミュレーションと
前記最大遅延時間による論理シミュレーションとを同時
に行なう論理シミーワーフ１フ手段と、この２つの論理
シミュレーションから前記論理回路中の各素子の典型値
を算出する典型値算出手段とを有して、前記典型値算出
手段から得られた典型値から前記論理回路中の各素子に
対する論理動作の解析とその時間的動作の解析を行なう
ことにょシ構成される。

〔実施例〕

次に１本発明の実施例について図面を参照して説明する
。

第１図は本発明のフローチャートである。口論回路は後
述する第７図に示すデータ構造等によってあらかじめ電
子計算機上に構築しであるものとする。第１図中のステ
ップ１０１から論理シミュレーションを開始する。ステ
ップ１１０．ＩＩＩＫよシミュレーション時刻の制御を
行ない、図中の繰返しの制御もあわせて行なう。ステッ
プ１２０は印加テストベクトルによシ後述するイベント
対を生成して論理回路の入力ピンに与える手段である。

論理シミュレーションはこの情報に基づいて入力ピンか
ら論理回路中にイベントを伝播させてゆく。このイベン
トの伝播は論理回路中の各素子に対して与えられた最小
遅延情報および最大遅延情報に基づき、ステップ１３０
および１４０に示す素子評価手段によって行なわれる。

両遅延による論理シミュレーションから典型値の評価を
行なう手段がステップ１５０である。ステップ１６０は
以上の評価に基づき論理回路内での各種検証、およびそ
の検証結果等のリスト出力処理を行なう手段である。上
記のステップ１２０，１３０，１４０゜１５０．１６０
はステップ１１０および１１１によって論理シミュレー
ションの終了時刻まで繰返され、ステップ１７０によっ
て必要な終了処理を行ないステップ１８０で終了する。

次に、詳細な説明に用いる用語を次のように定義する。

イベントとは論理口論中のある素子の出力ピンに生じる
論理状態の遷移と云う通常の意味で用いる。なお第１図
に示すように本論理回路の動作検証方法では最小遅延論
理シミュレーションおよび最大遅延論理シミュレーショ
ンを同時に行うため、各論理素子から発生するイベント
は両輪塩シミュレーションから対となって生じることが
通常である。

１）イベント対とは最小および最大遅延論理シミーレー
ジ四ンの双方で、ある論理素子から同一の原因によって
生じるイベントを云う。

２）正則イベント対とはある論理素子から生じるイベン
ト対の両イベントが同一の論理状態への遷移を示すもの
を云う。

３）非正貝ｈント対とは正則以外のイベント対を云う。

即ち異なる論理状態への遷移を示すイベント対である。

なお最小遅延、最大遅延の両輪理シミュレーションでは
タイミングずれが生じるため常にイベント対が発生する
とは限らない。

４）孤立イベントとはイベント対をなさないイベントを
云う。

５）最小側孤立イベントとは最小遅延論理シミュレーシ
ョンで生じる孤立イベントを云う。

６）遷移時間域とはイベント対の最小側のイベントの発
生から最大側のイベントの発生までの時間域を云う。ま
たこの時間域の時間間隔を遷移時間と呼ぶ。

７）最小および最大遅延論理シミュレーションにおいて
、ある素子の出力状態が等しい時間域をその素子の正則
時間域と呼ぶ。

８）非正則時間域とは正則時間域および正則イベントの
遷移時間域以外の時間域を云う。

第２図はバッファを例にしたイベントと遅延時間との関
係図である。第２図（ａ）はバッファのシンボル図で、
バッファ２０１には最小遅延時間および最大遅延時間が
与えられており、それらはさらにこの論理素子の出力状
態の立上がりおよび立下りの２つの遅延時間をもつ。第
２図（ａ）においてはこれをｒｍ！ｎ＋ｆｍ！ｎ＋γｍ
ａｘｔ、ｆｍａｘで表わしていて、それぞれを最小立上
シ遅延時間、最小立下シ遅延時間、最大立上シ遅延時間
、最大立下シ遅延時間と呼ぶ。第２図（ｂ）はバッファ
２０１の入力ビンＩＮにイベント対を印加した際の出力
ビンＯＵＴの状態変化と上記遅延時間との対応を示した
タイムチャートである。イベント対２１０は最小遅延論
理シミュレーションに入力されるイベント２１１および
最大遅延論理シミュレーションに入力されるイベント２
１２よシなる。これらのイベントはともに論理値Ｏから
１への立上シを示したものであシ、前述した正則イベン
ト対に相当する。このイベント対がバッファ２０１に印
加されることによりバッファ２０１の出力ピンＯＵＴか
らイベント対２２０が発生する。最小遅延論理シミーレ
ージｗ７ではイベント２１１から７ｍ１０おくれてイベ
ント２２１が出力ピンＯＵＴに発生し、最大遅延論理シ
ミュレーションではイベント２１２からｒｍａｘだけお
くれて出力ピンＯＵＴにイベント２２２が発生する。イ
ベント対２３０によって発生するイベント２４０は立下
シ時間ｆｍｉｎ　＋　ｆｍａｘによるものである。また
第２図（ｂ）に示すタイムチャート中に、各イベント対
中の両イベントによってはさまれている時間域２１３，
２２３，２３３，２４３がこれらのイベント対に対する
遷移時間域であり、第２図（ｂ）の他の時間域は全て正
則となっている。

第３図はある素子の出力ピンの論理状態の時間的変化の
様子に注目した最小遅延論理シミュレーション結果（ｍ
ｉｎ）と最大論理シミュレーション結果（ｍａ　ｘ　）
のタイムチャートである。第３図を参照して最小遅延論
理シミュレーションおよび最大論理シミュレーションに
よシ得られた結果から論理回路中の各素子の論理状態の
典型値を決定する方法を説明する。ｍ　ｉ　ｎおよびｍ
ａｘの下に示しであるのが典型値である。ｍｉｎおよび
ｍａｘでの論理シミーレージ日ン結果が一致する正則時
間域での典型値は、その論理シミュレーション結果によ
る状態値をそのまま典型値とする。このとき論理状態は
正則値にあると呼ぶ。このほかに論理状態の遷移を主に
表わす状態値Ｔおよび両輪環シミュレーション結果の不
一致、すなわち非正則時間域を主に表わす状態値Ｃの２
状態を定義する。この２つの典型値ＴおよびＣの詳細が
第３図に示されている。

第３図（ａ）は第２図に示した出力状態の変化と同様の
ものである。時間域３１１，３１３，３１５のそれぞれ
は正則である。この丸めその典型値はそれぞれ０，１．
０となる。正則イベント対３０１および３０２に対する
遷移時間域はそれぞれ単独に存在している。この場合そ
の典型値はＴであると定義する。特に３０１の正則イベ
ント対は論理状態の立上シを、３０２の正則イベント対
は論理状態の立下シを表現しているため、それぞれ典型
値としてＲおよびＦを与えて区別することも可能である
が説明が煩雑になるため以下ではあえて区別せずともに
典型値Ｔをもつものとする。

第３図（ｂ）は最大側孤立イベントによって非正則時間
域が発生する場合を示したもので、孤立イベント３２０
の発生によって典型値はＣとなる。第３図（Ｃ）は最小
側孤立イペン）Ｋよって非正則時間域が発生する場合で
あシ、孤立イベント３３０の発生によって典型値はＣと
表る。特に第３図（ｂ）において最大側孤立イベント３
２０はその前にイベント対３２１が存在しても、この遷
移時間域で３２０が発生することはあシ得ないが、第３
図（Ｃ）の最小側孤立イベントはその前に存在するイベ
ント対３３１の遷移時間域で発生する可能性がある。

この場合最小孤立イベントの発生と同時に典型値Ｃとな
るものとする。典型値がＣへ変化するのは上記のように
孤立イベントの発生によるものである。この他に非正則
イベント対が正則時間域から発生する際（例えばｍ１ｎ
Ｏ−＋１　、　ｍａｘＯ−＊Ｘ）でも典型値Ｃが発生す
る。

第３図（ｄ）は典型値Ｃをもつ非正則時間域中に非正則
イベント対３４０が発生した場合を示している。この場
合典型値は変化させずＣのままとする。

さらに最小側孤立イベント３４１が発生して、同図の状
態は正則状態３４３に変化している。

第３図（ｅ）は第３図（ｄ）における最小側孤立イベン
トが非正則イベント対の遷移時間域中に発生しているも
ので、この場合には遷移時間域４５２が終るまで典型値
０１にもちその後正則値３５３をもつ。

典型値がＣから正則値へ変化する場合は第３図（ｄ）、
第３図（ｅ）の孤立イベントによるほかに、非正則時間
域から正則イベント対（たとえばｍ１ｎｏ−＋１゜ｍａ
ｘ　Ｘ　＝　１　）による場合も存在し、典型値Ｃから
正則イベント対によシ典型値Ｔに移った後ちに正則値へ
と変化する。

第３図（ｆ）は正則イベント対の遷移時間域３６１およ
び３６２が重なった場合の典型値の変化を示したもので
ある。時間域３６３の正則値からまず時間域３６４の典
型値Ｔに変化する遷移時間域が重なる時間域３６５では
初めに現われたイベント対による論理状態へ典型値を変
化させる。遷移時間域が重ならなくなった時間域３６６
では典型値をＴとし時間域３６７で正則値へ戻る。

第４図は２人力ＡＮＤ素子を例にした典型値の算出を示
すタイムチャートで、第４図（ａ）は２人力ＡＮＤ素子
のシンボル図、第４図（ｂ）〜第４図（ｆ）は２人力Ａ
ＮＤ素子４０１についてその入力ビンエＮｌ、ＩＮ２に
イベント対が入力された場合の出力ビン０ＬＩＴの状態
変化を例示したものである。入力ビンでは簡単のためｍ
ｌｎおよびｍａｘの値とその典型値とを重ねて示してあ
り、出力ビンＯＵＴではｍｉｎ　、　ｍａｘおよび典型
値を分けて示しである。

本図は典型値の算出法を例示するだめのものであるため
、ＡＮＤ素子の遅延時間は全て０として示しである。遅
延を考慮した場合においても典型値の算出方法には大き
な差はない。

第４図（ｂ）はＩＮＩおよびＩＮ２の入力イベント対の
遷移時間域に重な夛がない場合でイベント対４２１およ
び４２５は出力に伝播せず、入カイペント対４２２およ
び４２４がそのｔｔ出力ＯＵＴにそれぞれイベント対４
２３および４２６として伝播する様子を示したものであ
る。

第４図（Ｃ）から第４図（ｆ）までは入力ビンＩＮＩお
よびＩＮ２の入力イベント対の遷移時間域が重なってい
る場合を例示したものである。

第４図（Ｃ）においては第４図（ｂ）と本質的な違いは
なく、イベント対４３２および４３４は出力に伝播せず
、イベント対４３１はイベント対４３３として、イベン
ト対４３５はイベント対４３６としてそのまま出力に伝
播される。

第４図（ｄ）においてはイベント対４４１および４４２
は出力へ伝播しない、２つのイベント対４４３および４
４４はそれぞれイベント対４４５および４４６として出
力へ伝播し、第４図（ｄ）に示した出力での遷移時間の
重なりをもつイベント対を発生する。

第４図（ｅ）では入力された２つのイベント対から新ら
たに１つのイベント対が出力から発生する場合を示しで
ある。イベント対４５２の最小側（ｍｉｎ）のイベント
およびイベント対４５１の最大ｌｊｌ（ｍａｘ）のイベ
ントが出力ビンＯＵＴへ伝播しておシ、単に一方の入力
に加えられたイベント対がそのまま出力へ伝播されたも
のとは異なる。この場合入力ビンＩＮ１およびＩＮ２の
イベント対が相互に作用し合って出力にイベント対４５
３を発生させたと見て、それぞれを孤立イベントとして
は見做さない、イベント対４５４および４５５によるイ
ベント対４５６の発生も同様である。

第４図（ｆ）においては孤立イベントが発生する場合を
示したものであシ、イベント対４６１および４６２から
は最小側（ｍｉｎ）のイベント対４６４および４５６か
らは最大側（ｍａ　ｘ）に孤立イベントが発生し、非正
則時間域４６３および４６６が現われる。

以上ＡＮＤ素子について、イベント対が入力された場合
の出力の論理状態の変化を例示してきた。

同様に多入力および他の論理素子（ＯＲ，ＩＮＶ。

ＮＡＮＤ等）Ｋ対してもその動作を上記のように定義し
て典型値の算出がなされる。

第５図はエツジタイプのＤ型Ｆ　／　Ｆ素子におけるセ
ットアツプタイムおよびホールタイムの検証のためのタ
イムチャートで、Ｄ型Ｆ　／　Ｉｉ”素子５０１に正則
イベント対が入力された場合のデータ線りおよびクロッ
ク線ＣＬＫの状態変化の様子を、クロック線ＣＬＫの正
則イベントを基準にして示しである。Ｄ型Ｆ　／　Ｆ素
子にラッチされるデータはクロック線ＣＬＫが動作する
前にデータ線に与えてやる必要がある。データが用意さ
れてからクロック線ＣＬＫが動作させることのできる最
小時間間隔をセットアツプタイム、クロック線ＣＬＫが
動作して次のデータを与えることができるようになるま
での最小時間間隔をホールドタイムと呼ぶ。

クロック１ｃＬＫでのイベント対５１０とデータ線での
イベント対５２０との関係はセットアツプタイムの検証
を行なう様子を示したものである。

指定されたセットアツプタイムに対しては第５凶（ｂ）
の時間間隔５３１，５３２，５３３，５３４に対する４
種の検証が則時に行なえる。時間間隔５３１゜５３２ま
たは５３３，５３４は順に犬きくなってゆ〈性質がある
。これを用いて検証によって不適当とされた各ケースに
対してタイミングエラーのレベル付けが可能となシ、エ
ラーの分類が可能となる。時間間隔５３１から５３４ま
での検証を行ない、５３１によって不適当となったもの
をレベル１．５３２または５３３によって不適当となっ
たものをレベル２．５３４によって不適当となったもの
をレベル３と定義すると、レベル３のエラーが最も重大
なものとなる。ホールドタイムの検証もクロック線ＣＬ
Ｋとデータ線りのイベント対の時間順序が逆になったも
ので、同様に行なうことが可能である。なお、データ線
りのイベント対の遷移時間域がクロック線ＣＬＫのイベ
ント対の遷移時間域に重さなるイベント対５２１，５２
３，５２４の各ケースは、セットアツプタイムおよびホ
ールドタイムの検証において最もレベルの高いエラーと
なる。また、このタイミング検証を全く行なわない場合
にイベント対５２１．５２２のケースではＤ型Ｆ　／　
Ｆ素子５０１の出力ＱまたはＱの論理状態は正則状態と
なるが、５２３，５２４では非正則状態となる。このた
めイベント対５２１．５２２のケースをレベル４、イベ
ント対５２３，５２４のケースをレベル５とすれば、特
にタイミングについて厳しく検証を行なっていない設計
の初期段階においても、タイミングエラーを指揃するこ
とが可能となる。

第６図（ａ）はイベント駆動方式の論理シミュレーショ
ン方法に対して本発明を適用した場合の電子計算機上の
記憶領域上に構築されるイベント・リストの構造図であ
る。６１０は各時刻での最小遅延論理シミュレーション
に対するイベントリスト６２０．６４０，６６０等に対
するポインタおよび最大遅延論理シミュレーシ菅ンに対
するイベントリス）６３０，６５０，６７０等に対する
ポインタを格納する領域である。最小遅延論理シミュレ
ーションに対するイベント・リストの基本単位６２１の
構造を第６図（ｂ）の６２２に、最大遅延論理シミエレ
ーシ冒ンに対するイベント・リストの基本単位６５１の
構造を第６図（ｂｌの６５２に詳細に示しである。基本
単位６２２および６５２は基本単位をリンクするための
リンクポインタ、イベントが発生した素子番号およびそ
の出力ピン番号、イベントによる遷移状態の他に、本発
明の論理シミュレーシ箇ンを制御するために、このイベ
ントが孤立イベントか正則または非正則イベント対を成
すかのイベント種別、イベント対をなす場合にはその対
となる相手先のイベントを指すための対イベントポイン
タを持っている。特にイベント対となっている場合には
、対イベントポインタによって結合されている２つの基
本単位のもつ素子番号と出力ピン番号は同じものとなる
。第６図（ａ）においては素子ｇが時刻Ｓから時刻Ｕま
での遷移時間域をもつイベント対して表現されており、
このときの遷移時間はｕ−ｓとなる。第６図（ａ）中６
９０はイベントリストの終端を示すものである。

第７図は論理回路の構造を電子計算機上の記憶領域上に
データ構造として構築した一例の割付図である。素子テ
ーブル７０１は論理回路の全素子に対して適当な手段に
よって与えられた素子番号に対して、その論理素子の動
作を決定するための素子タイプ、ファンインテーブルポ
インタおよび出力状態テーブルポインタを含む。素子タ
イプ・テーブル７０５には、その素子タイプがもつ入力
ビン数、出力ピン数およびその素子タイプの論理動作を
決定する真理衣あるいは評価関数へのポインタをもつ。

出力状態テーブル７０２は各素子の出力ピンごとの出力
状態を格納する領域をもつ。

これには最小遅延論理シミーレーション結果の格納領域
、最大遅延論理シミュレーション結果の格納領域および
これらよシ算出された典型値の格納領域をもつ。さらに
これに加えてその出力ピンに対して与えられる４つの遅
延時間を格納する領域、その出力ピンのファンアウト数
およびファンアウトテーブルへのポインタを含ませるこ
とができる。

ファンインテーブル７０３は各素子の入力ピンがどの素
子の出力ピンに接続されているかを示すためのものであ
る。７７ンアウトテーブル７０４は各素子の出力ピンが
どの素子の入力ピンに接続されているかを示している。

上記データ構造中で出力状態テーブル７０２の出力状態
値を格納する記憶領域のみが、第６図にボした論理シミ
ュレーシ冒ン手段によって、各時刻ごとに書換えられ、
その他の領域は当該論理シミュレーションの開始以前に
適当な手段によって与えられているものである。

〔発明の効果〕

以上説明したように本発明は、最小遅延論理シミュレー
ションおよび最大遅延シミュレーションを同時に行なう
ことによシ、論理回路の各素子の遷移状態を明確に取扱
い、タイミングずれによる誤動作個所を容易かつ正確に
検出することが可能となる。特にフリップフロップ素子
のセットアツプタイムおよびホールドタイムの検証に対
してはその検証結果の分類を容易に行なうことができる
効果がある。

【図面の簡単な説明】

第１図は本発明のフローチャート、第２図は本方法にお
けるイベントと最小遅延時間ｒｍｉｎ　、　ｆｍｉｎお
よび最大遅延時間ｒｍａｘ　ｆｍａＸとの定義を示した
関係図、第３図は最小遅延論理シミュレーション（ｍｉ
ｎ）および最大論理シミュレーシッン（ｍａ　ｘ　）か
らその典型値を算出する方法を説明するタイムチャート
、第４図は２人力のＡＮＤ素子における典型値の算出の
タイムチャート、第５図はエツジタイプのＤ型Ｆ／Ｆ素
子に対するセットアツプタイムおよびホールドタイム検
証の説明するためのタイムチャート、第６図は本発明を
イベント駆動方式の論理シミュレーシ冒ンに適用した場
合のイベント・リストの構造図、第７図は電子計算機上
に構築される論理回路のデータ構造の一例の割付図。 第８図は従来の論理シミュレーション方法の７０−チャ
ートである。 代理人　弁理士　　内　原　　　晋 Ｊ−蔦７ｊ習Ｉχ 茅 ガ ！ 図 第 圀 竿 間 華 呵 早乙 序丁どｂ） （ｂ） 第 万

Claims (1)

【特許請求の範囲】
1. ゲートレベルの論理設計終了後の論理回路における論理
   動作の解析において、論理回路中の各素子の接続関係お
   よび前記各素子の動作速度の指標となる最小遅延時間と
   最大遅延時間との情報を電子計算機上の記憶領域中にデ
   ータ構造として構築し、前記論理回路に印加されるテス
   トベクトル情報に基づき前記最小遅延時間による論理シ
   ミュレーションと前記最大遅延時間による論理シミュレ
   ーションとを同時に行なう論理シミュレーション手段と
   、この２つの論理シミュレーションから前記論理回路中
   の各素子の典型値を算出する典型値算出手段とを有して
   、前記典型値算出手段から得られた典型値から前記論理
   回路中の各素子に対する論理動作の解析とその時間的動
   作の解析を行なうことを特徴とする論理回路の動作検証
   方法。