JPH02105392A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH02105392A JPH02105392A JP63258525A JP25852588A JPH02105392A JP H02105392 A JPH02105392 A JP H02105392A JP 63258525 A JP63258525 A JP 63258525A JP 25852588 A JP25852588 A JP 25852588A JP H02105392 A JPH02105392 A JP H02105392A
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- JP
- Japan
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- signal
- input
- transistor
- semiconductor memory
- stage circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000000630 rising effect Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置に関し、特にそのアドレス・
バッファ回路の入力初段回路に関する。
バッファ回路の入力初段回路に関する。
第３図は従来の半導体メモリ装置におけるアドレス・バ
ッファ回路の入力初段回路の接続回路図で、入力初段回
路１００はアドレス信号を共通ゲート入力とするインバ
ータ構成のＰＭＯ３）ランジスタＱｌｌ及びＮＭＯ３）
ランジスタＱ１２と、チップセレクト信号Ｃ３−の遅延
信号σ３−でそれぞれゲート制御される、ＮＭＯ８）ラ
ンジスタＱ１２に並列接続されたＮＭＯ８）ランジスタ
Ｑ１Ｂ及び電源ＶｃｃとＰＭＯ３）ランジスタＱ１１の
ソース間に直列接続されたＰＭＯ３）ランジスタＱ １
．４とで構成され、つぎのように動作する。
ッファ回路の入力初段回路の接続回路図で、入力初段回
路１００はアドレス信号を共通ゲート入力とするインバ
ータ構成のＰＭＯ３）ランジスタＱｌｌ及びＮＭＯ３）
ランジスタＱ１２と、チップセレクト信号Ｃ３−の遅延
信号σ３−でそれぞれゲート制御される、ＮＭＯ８）ラ
ンジスタＱ１２に並列接続されたＮＭＯ８）ランジスタ
Ｑ１Ｂ及び電源ＶｃｃとＰＭＯ３）ランジスタＱ１１の
ソース間に直列接続されたＰＭＯ３）ランジスタＱ １
．４とで構成され、つぎのように動作する。
まず、半導体メモリ装置がアクティブ状態時にあるとき
を考える。この状態のとき、チップセレクト信号］はロ
ー・レベルとなるので、この遅延信号Ｃ８もロー・レベ
ルとなる。これにより、ＰＭＯＳトランジスタＱ１４は
導通状態となリ、他方ＮＭｏ５トランジスタＱ １．３
は非導通状態となるので、入力初段回路１００はインバ
ータ回路と同じ働きをすることになり、アドレス信号の
反転信号を次段へ伝達することができる。
を考える。この状態のとき、チップセレクト信号］はロ
ー・レベルとなるので、この遅延信号Ｃ８もロー・レベ
ルとなる。これにより、ＰＭＯＳトランジスタＱ１４は
導通状態となリ、他方ＮＭｏ５トランジスタＱ １．３
は非導通状態となるので、入力初段回路１００はインバ
ータ回路と同じ働きをすることになり、アドレス信号の
反転信号を次段へ伝達することができる。
次に、半導体メモリ装置がスタンバイ状態にあるときは
、チップセレクト信号σ否−はハイ・レベルとなる。従
って、この遅延信号σ丁−′もハイ・レベルとなるので
ＰＭＯ８）ランジスタＱ１４は非導通状態となり、他方
ＮＭＯ８）−ランジスタＱ １．３は導通状態となる。
、チップセレクト信号σ否−はハイ・レベルとなる。従
って、この遅延信号σ丁−′もハイ・レベルとなるので
ＰＭＯ８）ランジスタＱ１４は非導通状態となり、他方
ＮＭＯ８）−ランジスタＱ １．３は導通状態となる。
すなわち、アドレス信号が特にＴＴＬレベルの場合の入
力初段回路１００−に流れる電源はカットされた状態と
なる。
力初段回路１００−に流れる電源はカットされた状態と
なる。
このように、上述した従来の半導体メモリ装置は、スタ
ンバイ時に入力初段回路が消費する電流をＭｏ３）ラン
ジスタを用いてスイッチングしカットしているため、ス
タンバイ状態時からアクティブ状態時に移行する際の信
号の遅延時間が大きいという欠点がある。
ンバイ時に入力初段回路が消費する電流をＭｏ３）ラン
ジスタを用いてスイッチングしカットしているため、ス
タンバイ状態時からアクティブ状態時に移行する際の信
号の遅延時間が大きいという欠点がある。
本発明の目的は、従来のアドレス・バッファ回路入力初
段における信号伝達時間の遅れを解決した半導体メモリ
装置を提供することである。
段における信号伝達時間の遅れを解決した半導体メモリ
装置を提供することである。
本発明によれは、半導体、メモリ装置は、アドレス信号
を共通ゲート入力とするインバータ構成のＰＭＯ８＋−
ランジスタ及びＮＭＯＳ ）ランジスタと、前記ＮＭｏ
３＋−ランジスタに並列挿入されチップセレクト信号σ
３−の遅延信号σ（７てゲート制御されるＮＭｏ３）−
ランジスタと、電源と前記ＰＭＯ３）ランジスタのソー
ス間に直列挿入されチップセレクト信号ＣＳの逆相遅延
信号Ｃ８′でベース制御されるＮＰＮバイポーラ・トラ
ンジスタとを含むアドレス・バッファ回路の入力初段回
路を備えて構成される。
を共通ゲート入力とするインバータ構成のＰＭＯ８＋−
ランジスタ及びＮＭＯＳ ）ランジスタと、前記ＮＭｏ
３＋−ランジスタに並列挿入されチップセレクト信号σ
３−の遅延信号σ（７てゲート制御されるＮＭｏ３）−
ランジスタと、電源と前記ＰＭＯ３）ランジスタのソー
ス間に直列挿入されチップセレクト信号ＣＳの逆相遅延
信号Ｃ８′でベース制御されるＮＰＮバイポーラ・トラ
ンジスタとを含むアドレス・バッファ回路の入力初段回
路を備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すアドレス・バッファ回
路における入力初段回路の接続回路図である。本実施例
によれば、本発明の半導体メモリ装置のアドレス・バッ
ファ回路の入力初段回路１００は、アドレス信号を共通
ゲート入力とするインバータ構成のＰＭＯ８）ランジス
タＱｌｌ及びＮＭＯ８）ランジスタＱ１２と、ＮＭｏ３
）ランジスタＱ１２と並列接続されチップセレクト信号
Ｃ酊の遅延信号σ３−でゲート制御されるＮＭ○ＳＭｏ
ンジスタ０１３と、電源ＶｃｃとＰＭＯＳトランジスタ
Ｑｌｌのソース間に直列接続されチップセレクト信号σ
丁の逆相遅延信号Ｃ８′でベース制御されるＮＰＮバイ
ポーラ・トランジスタＢｌｌとを含む。
路における入力初段回路の接続回路図である。本実施例
によれば、本発明の半導体メモリ装置のアドレス・バッ
ファ回路の入力初段回路１００は、アドレス信号を共通
ゲート入力とするインバータ構成のＰＭＯ８）ランジス
タＱｌｌ及びＮＭＯ８）ランジスタＱ１２と、ＮＭｏ３
）ランジスタＱ１２と並列接続されチップセレクト信号
Ｃ酊の遅延信号σ３−でゲート制御されるＮＭ○ＳＭｏ
ンジスタ０１３と、電源ＶｃｃとＰＭＯＳトランジスタ
Ｑｌｌのソース間に直列接続されチップセレクト信号σ
丁の逆相遅延信号Ｃ８′でベース制御されるＮＰＮバイ
ポーラ・トランジスタＢｌｌとを含む。
本実施例の入力初段回路１００はつぎのように動作する
。
。
まず半導体メモリ装置がアクティブ状態にあるときは、
チップセレクト信号ＣＴはロー・レベルであるのでこの
逆相遅延信号Ｃ８′でベース制御されるＮＰＮバイポー
ラ・トランジスタは導通し、また、この遅延信号Ｃ３−
でベース制御されるＮＭＯ８）ラジスタＱ１３は非導通
状態となる。これにより、入力初段回路１００はインバ
ータ回路と同じ働きをすることとなるので、アドレス信
号の反転レベル信号を次段へ伝達することができる。こ
の際、バイポーラ・トランジスタＢ１１の駆動能力は、
ＭＯＩ−ランジスタと比較して充分大きく、且つスイッ
チング速度が速いため、スタンバイ状態からの立上がり
が著しく迅速化される。
チップセレクト信号ＣＴはロー・レベルであるのでこの
逆相遅延信号Ｃ８′でベース制御されるＮＰＮバイポー
ラ・トランジスタは導通し、また、この遅延信号Ｃ３−
でベース制御されるＮＭＯ８）ラジスタＱ１３は非導通
状態となる。これにより、入力初段回路１００はインバ
ータ回路と同じ働きをすることとなるので、アドレス信
号の反転レベル信号を次段へ伝達することができる。こ
の際、バイポーラ・トランジスタＢ１１の駆動能力は、
ＭＯＩ−ランジスタと比較して充分大きく、且つスイッ
チング速度が速いため、スタンバイ状態からの立上がり
が著しく迅速化される。
次に、スタンバイ時の動作について考えれば、スタンバ
イ時はチップセレクト信号σ丁及びこの遅延信号ｒは共
にハイ・レベルとなり、この信号ｍの逆相遅延信号Ｃ８
′はロー・レベルとなる。従って、ロー・レベルの逆相
遅延信号Ｃ８′をベース入力とするバイポーラ・トラン
ジスタＢｌｌは非導通状態となり、また、ハイ・レベル
の遅延信号Ｃ３１でゲート制御されるＮＭＯＳトランジ
スタＱ１３は導通状態となるので、これにより入力初段
回路上Ｗ主に流れる電流はカットされる。
イ時はチップセレクト信号σ丁及びこの遅延信号ｒは共
にハイ・レベルとなり、この信号ｍの逆相遅延信号Ｃ８
′はロー・レベルとなる。従って、ロー・レベルの逆相
遅延信号Ｃ８′をベース入力とするバイポーラ・トラン
ジスタＢｌｌは非導通状態となり、また、ハイ・レベル
の遅延信号Ｃ３１でゲート制御されるＮＭＯＳトランジ
スタＱ１３は導通状態となるので、これにより入力初段
回路上Ｗ主に流れる電流はカットされる。
第２図は本発明の他の実施例を示すアドレス・バッファ
回路における入力初段回路の接続回路図＝ ６ である。本実施例によれば、複数個の入力初段回路にお
けるＰＭＯ３）−ランジスタＱｌｌのソースが一つのＮ
ＰＮバイポーラ・トランジスタＢ １． ］で共通制御
される。
回路における入力初段回路の接続回路図＝ ６ である。本実施例によれば、複数個の入力初段回路にお
けるＰＭＯ３）−ランジスタＱｌｌのソースが一つのＮ
ＰＮバイポーラ・トランジスタＢ １． ］で共通制御
される。
この回路構成をとると、チップ面積を縮少できるという
利点がある。また、動作については、前実施例と同様で
ある。
利点がある。また、動作については、前実施例と同様で
ある。
以上説明したように、本発明によれば、入力初段回路の
スタンバイ状態時における電流カット手段としてバイポ
ーラ・トランジスタが用いられるので、従来のＭＯＳト
ランジスタを用いた場合に比しアドレス信号の次段への
信号遅延時間を格段に改善することができる。
スタンバイ状態時における電流カット手段としてバイポ
ーラ・トランジスタが用いられるので、従来のＭＯＳト
ランジスタを用いた場合に比しアドレス信号の次段への
信号遅延時間を格段に改善することができる。
第３図は従来の半導体メモリ装置におけるアドレス・バ
ッファ回路の入力初段回路の接続回路図である。
ッファ回路の入力初段回路の接続回路図である。
１０−虹・・・入力初段回路、Ｑｌｌ・・・ＰＭＯ３）
ランジスタ、Ｃ１２，Ｃ１３・・・ＮＭＯ８）ランジス
タ、Ｂ １．１・・・ＮＰＮバイポーラ・トランジスタ
、σ悶−′・・・チップセレクト信号の遅延信号、Ｃ８
′・・・チップセレノ１〜信号の逆相遅延信号。
ランジスタ、Ｃ１２，Ｃ１３・・・ＮＭＯ８）ランジス
タ、Ｂ １．１・・・ＮＰＮバイポーラ・トランジスタ
、σ悶−′・・・チップセレクト信号の遅延信号、Ｃ８
′・・・チップセレノ１〜信号の逆相遅延信号。
Claims (1)
- 【特許請求の範囲】 アドレス信号を共通ゲート入力とするインバータ構成の
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、前
記ＮＭＯＳトランジスタに並列挿入されチップセレクト
信号■の遅延信号■ でゲート制御されるＮＭＯＳトランジスタと、電源と前
記ＰＭＯＳトランジスタのソース問に直列挿入されチッ
プセレクト信号■の逆相遅延信号ＣＳ’でベース制御さ
れるＮＰＮバイポーラ・トランジスタとを含むアドレス
・バッファ回路の入力初段回路を備えることを特徴とす
る半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258525A JPH02105392A (ja) | 1988-10-14 | 1988-10-14 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258525A JPH02105392A (ja) | 1988-10-14 | 1988-10-14 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105392A true JPH02105392A (ja) | 1990-04-17 |
Family
ID=17321422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258525A Pending JPH02105392A (ja) | 1988-10-14 | 1988-10-14 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105392A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848292A (ja) * | 1981-09-17 | 1983-03-22 | Fujitsu Ltd | アドレス・バツフア回路 |
| JPS6299978A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 出力バツフア回路 |
-
1988
- 1988-10-14 JP JP63258525A patent/JPH02105392A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848292A (ja) * | 1981-09-17 | 1983-03-22 | Fujitsu Ltd | アドレス・バツフア回路 |
| JPS6299978A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 出力バツフア回路 |
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