JPH0548424A - 待機時電力削減型論理回路 - Google Patents
待機時電力削減型論理回路Info
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- JPH0548424A JPH0548424A JP3207049A JP20704991A JPH0548424A JP H0548424 A JPH0548424 A JP H0548424A JP 3207049 A JP3207049 A JP 3207049A JP 20704991 A JP20704991 A JP 20704991A JP H0548424 A JPH0548424 A JP H0548424A
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Abstract
(57)【要約】
【目的】 本発明は、ＬＳＩ内部で待機状態にある論理
回路が消費する電力の削減を図った待機時電力削減型論
理回路に関し、高速論理回路の動作を損なうことなく待
機時の消費電力の削減を可能とすることを目的とする。 【構成】 論理動作部およびこの論理動作部に動作電流
を供給する電流源回路が第１の電源に直列に接続された
論理回路において、前記論理動作部と前記電流源回路と
の間に、制御信号に応じて電流源回路と論理動作部との
接続あるいは電流源回路と前記第１の電源電圧より低い
電圧の第２の電源との接続を切り替える電流パス切替ス
イッチを備えたことを特徴とする。
回路が消費する電力の削減を図った待機時電力削減型論
理回路に関し、高速論理回路の動作を損なうことなく待
機時の消費電力の削減を可能とすることを目的とする。 【構成】 論理動作部およびこの論理動作部に動作電流
を供給する電流源回路が第１の電源に直列に接続された
論理回路において、前記論理動作部と前記電流源回路と
の間に、制御信号に応じて電流源回路と論理動作部との
接続あるいは電流源回路と前記第１の電源電圧より低い
電圧の第２の電源との接続を切り替える電流パス切替ス
イッチを備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ内部で待機状態
にある論理回路が消費する電力の削減を図った待機時電
力削減型論理回路に関する。
にある論理回路が消費する電力の削減を図った待機時電
力削減型論理回路に関する。
【０００２】
【従来の技術】電流制御型の論理回路の一つであるＥＣ
Ｌ(Emitter Coupled Logic) 回路は、高速である反面、
常時導通状態で電流が流れているために消費電力が大き
い。そこで、ＥＣＬ回路を用いたＬＳＩを低消費電力化
するためには、待機状態にあるＥＣＬ回路の消費電力を
低減する必要があり、従来から動作時と待機時で電流を
オンオフするパルス電流源が提案されている（加藤他、
“BiＣＭＯＳを用いたＥＣＬパルス電流源の検討”、19
91年電子情報通信学会春季全国大会予稿集 pp.5-16
6）。
Ｌ(Emitter Coupled Logic) 回路は、高速である反面、
常時導通状態で電流が流れているために消費電力が大き
い。そこで、ＥＣＬ回路を用いたＬＳＩを低消費電力化
するためには、待機状態にあるＥＣＬ回路の消費電力を
低減する必要があり、従来から動作時と待機時で電流を
オンオフするパルス電流源が提案されている（加藤他、
“BiＣＭＯＳを用いたＥＣＬパルス電流源の検討”、19
91年電子情報通信学会春季全国大会予稿集 pp.5-16
6）。
【０００３】図１０は、パルス電流源を用いたＥＣＬ回
路の構成例を示す図である。図において、入出力端子を
有する論理動作部５１に動作電流を供給するパルス電流
源回路５２は、制御入力端子５３から入力される制御信
号に応じて動作電流をオンオフする。このパルス電流源
回路５２は、バイポーラトランジスタ５４と抵抗器５５
で構成されるバイポーラ電流源と、ＭＯＳＦＥＴ５６，
５７とインバータ５８で構成されるＭＯＳ電流制御回路
とにより構成される。
路の構成例を示す図である。図において、入出力端子を
有する論理動作部５１に動作電流を供給するパルス電流
源回路５２は、制御入力端子５３から入力される制御信
号に応じて動作電流をオンオフする。このパルス電流源
回路５２は、バイポーラトランジスタ５４と抵抗器５５
で構成されるバイポーラ電流源と、ＭＯＳＦＥＴ５６，
５７とインバータ５８で構成されるＭＯＳ電流制御回路
とにより構成される。
【０００４】制御入力端子５３にハイレベルの制御信号
が入力している場合には、ＭＯＳＦＥＴ５６がオンとな
り、バイポーラトランジスタ５４のベース電圧が基準電
圧Ｖ CSとほぼ等しい値となり、論理動作部５１に動作電
流が流れる。一方、制御入力端子５３にローレベルの制
御信号が入力している場合には、ＭＯＳＦＥＴ５７がオ
ンとなり、バイポーラトランジスタ５４のベース電圧が
電源電圧ＶEEとほぼ等しい値となり、論理動作部５１に
動作電流はほとんど流れない。したがって、論理動作部
５１の動作時には制御入力端子５３にハイレベルの制御
信号を入力し、待機時にはローレベルの制御信号を入力
することにより、ＥＣＬ回路の待機時における低消費電
力化が実現される。
が入力している場合には、ＭＯＳＦＥＴ５６がオンとな
り、バイポーラトランジスタ５４のベース電圧が基準電
圧Ｖ CSとほぼ等しい値となり、論理動作部５１に動作電
流が流れる。一方、制御入力端子５３にローレベルの制
御信号が入力している場合には、ＭＯＳＦＥＴ５７がオ
ンとなり、バイポーラトランジスタ５４のベース電圧が
電源電圧ＶEEとほぼ等しい値となり、論理動作部５１に
動作電流はほとんど流れない。したがって、論理動作部
５１の動作時には制御入力端子５３にハイレベルの制御
信号を入力し、待機時にはローレベルの制御信号を入力
することにより、ＥＣＬ回路の待機時における低消費電
力化が実現される。
【０００５】
【発明が解決しようとする課題】しかし、図１０に示す
従来のパルス電流源回路５２では、ＭＯＳ電流制御回路
にＭＯＳＦＥＴ５６，５７が用いられているために、Ｅ
ＣＬ回路に比べて動作速度が遅い問題点があった。
従来のパルス電流源回路５２では、ＭＯＳ電流制御回路
にＭＯＳＦＥＴ５６，５７が用いられているために、Ｅ
ＣＬ回路に比べて動作速度が遅い問題点があった。
【０００６】また、上述の参考文献では、動作状態から
待機状態への切り替え時の遅延時間が0.57ナノ秒であっ
たのに対して、待機状態から動作状態への切り替え時の
遅延時間が0.99ナノ秒であったと報告されており、特
に、待機状態から動作状態への切り替えの遅さが問題と
なっていた。これは、バイポーラ電流源を構成している
バイポーラトランジスタ５４が飽和状態になることが原
因と考えられ、前述の問題点を解決するためにＭＳＯＦ
ＥＴ５６，５７を高速のバイポーラトランジスタに置き
換えても解決されるものではない。
待機状態への切り替え時の遅延時間が0.57ナノ秒であっ
たのに対して、待機状態から動作状態への切り替え時の
遅延時間が0.99ナノ秒であったと報告されており、特
に、待機状態から動作状態への切り替えの遅さが問題と
なっていた。これは、バイポーラ電流源を構成している
バイポーラトランジスタ５４が飽和状態になることが原
因と考えられ、前述の問題点を解決するためにＭＳＯＦ
ＥＴ５６，５７を高速のバイポーラトランジスタに置き
換えても解決されるものではない。
【０００７】このように、従来のパルス電流源回路で
は、高速なＥＣＬ回路の動作速度に対応した待機時と動
作時の高速切り替えができず、パルス電流源として採用
することが難しかった。
は、高速なＥＣＬ回路の動作速度に対応した待機時と動
作時の高速切り替えができず、パルス電流源として採用
することが難しかった。
【０００８】本発明は、高速論理回路の動作を損なうこ
となく待機時の消費電力の削減を可能とする待機時電力
削減型論理回路を提供することを目的とする。
となく待機時の消費電力の削減を可能とする待機時電力
削減型論理回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、論理動作部お
よびこの論理動作部に動作電流を供給する電流源回路が
第１の電源に直列に接続された論理回路において、前記
論理動作部と前記電流源回路との間に、制御信号に応じ
て電流源回路と論理動作部との接続あるいは電流源回路
と前記第１の電源電圧より低い電圧の第２の電源との接
続を切り替える電流パス切替スイッチを備えたことを特
徴とする。
よびこの論理動作部に動作電流を供給する電流源回路が
第１の電源に直列に接続された論理回路において、前記
論理動作部と前記電流源回路との間に、制御信号に応じ
て電流源回路と論理動作部との接続あるいは電流源回路
と前記第１の電源電圧より低い電圧の第２の電源との接
続を切り替える電流パス切替スイッチを備えたことを特
徴とする。
【００１０】
【作用】本発明は、高速動作する電流パス切替スイッチ
を用いて論理回路の待機時に電流パスを切り替え、動作
時の電源電圧よりも低い電圧の電源に接続することによ
り、待機時の消費電力を削減することができる。
を用いて論理回路の待機時に電流パスを切り替え、動作
時の電源電圧よりも低い電圧の電源に接続することによ
り、待機時の消費電力を削減することができる。
【００１１】なお、本発明による待機時電力削減型論理
回路は、電流源回路を常に動作状態にして論理回路との
間の電流パスを切り替える方式であり、さらに電流パス
切替スイッチが動作時と待機時の切り替えをＥＣＬ回路
並みに高速に行うことができるので、高速論理回路の動
作に支障を与えることなく切り替えができる。また、電
流源回路が常に動作状態にあるので、待機状態から動作
状態への切り替え時間と、動作状態から待機状態への切
り替え時間の大幅な差を解消することができる。
回路は、電流源回路を常に動作状態にして論理回路との
間の電流パスを切り替える方式であり、さらに電流パス
切替スイッチが動作時と待機時の切り替えをＥＣＬ回路
並みに高速に行うことができるので、高速論理回路の動
作に支障を与えることなく切り替えができる。また、電
流源回路が常に動作状態にあるので、待機状態から動作
状態への切り替え時間と、動作状態から待機状態への切
り替え時間の大幅な差を解消することができる。
【００１２】
【実施例】図１は、本発明の第一基本構成を示すブロッ
ク図である。図において、電源端子１１，１２を介して
第１の電源（Ｖ1 ）１３に接続される論理回路１４は、
論理動作部５１と、電流パス切替スイッチ１５と、電流
源回路１６とにより構成される。電流パス切替スイッチ
１５は、制御入力端子１７から入力される制御信号によ
って切り替え動作を行い、電流源回路１６に流れる電流
Ｉを論理動作部５１または電源端子１０を介して第１の
電源１３より低い電圧の第２の電源（Ｖ2 ）１８のいず
れか一方に切り替える構成である。
ク図である。図において、電源端子１１，１２を介して
第１の電源（Ｖ1 ）１３に接続される論理回路１４は、
論理動作部５１と、電流パス切替スイッチ１５と、電流
源回路１６とにより構成される。電流パス切替スイッチ
１５は、制御入力端子１７から入力される制御信号によ
って切り替え動作を行い、電流源回路１６に流れる電流
Ｉを論理動作部５１または電源端子１０を介して第１の
電源１３より低い電圧の第２の電源（Ｖ2 ）１８のいず
れか一方に切り替える構成である。
【００１３】ここで、電流Ｉが論理動作部５１に流れて
いるときはこの論理動作部５１が論理動作を実行できる
動作状態となり、電流Ｉが電源端子１０に流れていると
きは論理動作部５１は待機状態となる。動作状態での消
費電力ＰA は、ＰA ＝Ｖ1 ・Ｉであり、待機状態での消
費電力ＰW は、ＰW ＝Ｖ2 ・Ｉとなるが、Ｖ2 ＜Ｖ1 で
あるので、待機状態における消費電力ＰW を動作状態に
おける消費電力ＰA よりも削減することができる。
いるときはこの論理動作部５１が論理動作を実行できる
動作状態となり、電流Ｉが電源端子１０に流れていると
きは論理動作部５１は待機状態となる。動作状態での消
費電力ＰA は、ＰA ＝Ｖ1 ・Ｉであり、待機状態での消
費電力ＰW は、ＰW ＝Ｖ2 ・Ｉとなるが、Ｖ2 ＜Ｖ1 で
あるので、待機状態における消費電力ＰW を動作状態に
おける消費電力ＰA よりも削減することができる。
【００１４】また、電流パス切替スイッチ１５の動作速
度を論理動作部５１の動作速度と同等あるいはさらに高
速にすることにより、論理回路１４の速度性能を損なう
ことなく待機時の消費電力の低減を図ることができる。
度を論理動作部５１の動作速度と同等あるいはさらに高
速にすることにより、論理回路１４の速度性能を損なう
ことなく待機時の消費電力の低減を図ることができる。
【００１５】図２は、本発明の第一基本構成に対応する
第一実施例を示す回路図である。なお、図１の第一基本
構成に対応する部分は同一符号を付す。図において、入
力端子２１と出力端子２２とを有する論理動作部５１
は、ここでは２入力１出力のノア回路を例として示す。
電流パス切替スイッチ１５ａは、差動対の２つのトラン
ジスタＱ１，Ｑ２により構成される。トランジスタＱ１
のベースに制御入力端子１７が接続され、コレクタに電
源端子１０が接続される。トランジスタＱ２のベースに
基準電源ＶBBが接続され、コレクタに論理動作部５１が
接続される。トランジスタＱ１，Ｑ２の各エミッタは共
通に電流源回路１６ａに接続される。電流源回路１６ａ
は、トランジスタＱ３および抵抗器Ｒ１により構成され
る定電流源である。
第一実施例を示す回路図である。なお、図１の第一基本
構成に対応する部分は同一符号を付す。図において、入
力端子２１と出力端子２２とを有する論理動作部５１
は、ここでは２入力１出力のノア回路を例として示す。
電流パス切替スイッチ１５ａは、差動対の２つのトラン
ジスタＱ１，Ｑ２により構成される。トランジスタＱ１
のベースに制御入力端子１７が接続され、コレクタに電
源端子１０が接続される。トランジスタＱ２のベースに
基準電源ＶBBが接続され、コレクタに論理動作部５１が
接続される。トランジスタＱ１，Ｑ２の各エミッタは共
通に電流源回路１６ａに接続される。電流源回路１６ａ
は、トランジスタＱ３および抵抗器Ｒ１により構成され
る定電流源である。
【００１６】ここで、制御入力端子１７から入力される
制御信号電圧を基準電源ＶBBの電圧よりも低くすると、
トランジスタＱ２が導電状態となって論理動作部５１と
電流源回路１６ａが接続されて論理動作部５１が動作状
態となる。一方、制御入力端子１７から入力される制御
信号電圧を基準電源ＶBBの電圧よりも高くすると、トラ
ンジスタＱ１が導電状態となって電源端子１０と電流源
回路１６ａが接続され、論理動作部５１が電流源回路１
６ａから切り離されて待機状態となる。
制御信号電圧を基準電源ＶBBの電圧よりも低くすると、
トランジスタＱ２が導電状態となって論理動作部５１と
電流源回路１６ａが接続されて論理動作部５１が動作状
態となる。一方、制御入力端子１７から入力される制御
信号電圧を基準電源ＶBBの電圧よりも高くすると、トラ
ンジスタＱ１が導電状態となって電源端子１０と電流源
回路１６ａが接続され、論理動作部５１が電流源回路１
６ａから切り離されて待機状態となる。
【００１７】この電流パス切替スイッチ１５ａの動作速
度は、論理動作部５１の動作状態から待機状態への切り
替えの場合と、待機状態から動作状態への切り替えの場
合は同じである。さらに、トランジスタや制御信号の電
圧振幅などを論理動作部５１と同じものを用いることに
より、論理動作部５１の動作速度と同じ速度で切り替え
動作を行うことができる。
度は、論理動作部５１の動作状態から待機状態への切り
替えの場合と、待機状態から動作状態への切り替えの場
合は同じである。さらに、トランジスタや制御信号の電
圧振幅などを論理動作部５１と同じものを用いることに
より、論理動作部５１の動作速度と同じ速度で切り替え
動作を行うことができる。
【００１８】なお、電流源回路１６ａを流れる電流Ｉが
一定であっても、電流パス切替スイッチ１５ａの切り替
えによって接続される第１の電源（Ｖ1 ）１３と、第２
の電源（Ｖ2 ）１８の電圧差に応じた消費電力の低減が
行われることは、上述した通りである。
一定であっても、電流パス切替スイッチ１５ａの切り替
えによって接続される第１の電源（Ｖ1 ）１３と、第２
の電源（Ｖ2 ）１８の電圧差に応じた消費電力の低減が
行われることは、上述した通りである。
【００１９】図３は、本発明の第一基本構成に対応する
第二実施例を示す回路図である。本実施例は、図２に示
す第一実施例の構成において、電流パス切替スイッチ１
５ａの制御入力端子１７と基準電源ＶBBを入れ替えた電
流パス切替スイッチ１５ｂを用いる。したがって、本実
施例では、制御入力端子１７から入力される制御信号電
圧を基準電源ＶBBの電圧よりも高くすると論理動作部５
１が動作状態となり、低くすると待機状態となる。すな
わち、第一実施例に対して逆の動作をする他はまったく
同様の機能が実現される。
第二実施例を示す回路図である。本実施例は、図２に示
す第一実施例の構成において、電流パス切替スイッチ１
５ａの制御入力端子１７と基準電源ＶBBを入れ替えた電
流パス切替スイッチ１５ｂを用いる。したがって、本実
施例では、制御入力端子１７から入力される制御信号電
圧を基準電源ＶBBの電圧よりも高くすると論理動作部５
１が動作状態となり、低くすると待機状態となる。すな
わち、第一実施例に対して逆の動作をする他はまったく
同様の機能が実現される。
【００２０】図４は、本発明の第一基本構成に対応する
第三実施例を示す回路図である。本実施例は、図２に示
す第一実施例の構成において、電流パス切替スイッチ１
５ａのトランジスタＱ２のベースに基準電源ＶBBを接続
する代わりに、インバータ２３を介して制御入力端子１
７を接続する電流パス切替スイッチ１５ｃを用いる。し
たがって、本実施例では、制御入力端子１７から入力さ
れる制御信号電圧が相対的な値ではなく、ローレベルか
ハイレベルかの２値によって電流パスの切り替えが可能
となる。
第三実施例を示す回路図である。本実施例は、図２に示
す第一実施例の構成において、電流パス切替スイッチ１
５ａのトランジスタＱ２のベースに基準電源ＶBBを接続
する代わりに、インバータ２３を介して制御入力端子１
７を接続する電流パス切替スイッチ１５ｃを用いる。し
たがって、本実施例では、制御入力端子１７から入力さ
れる制御信号電圧が相対的な値ではなく、ローレベルか
ハイレベルかの２値によって電流パスの切り替えが可能
となる。
【００２１】すなわち、制御入力端子１７がローレベル
のときには、トランジスタＱ１のベース電位がローレベ
ルとなり、トランジスタＱ２のベース電位がハイレベル
となるので、トランジスタＱ２に電流が流れて論理動作
部５１が動作状態となる。一方、制御入力端子１７がハ
イレベルのときには、トランジスタＱ１のベース電位が
ハイレベルとなり、トランジスタＱ２のベース電位がロ
ーレベルとなるので、トランジスタＱ１に電流が流れて
論理動作部５１が待機状態となる。この構成は、ＥＣＬ
回路における相補型の構成と同様であり、制御入力端子
１７の電位変化を上述の２例に比べて小さくすることが
できるので、高速動作に有利である。
のときには、トランジスタＱ１のベース電位がローレベ
ルとなり、トランジスタＱ２のベース電位がハイレベル
となるので、トランジスタＱ２に電流が流れて論理動作
部５１が動作状態となる。一方、制御入力端子１７がハ
イレベルのときには、トランジスタＱ１のベース電位が
ハイレベルとなり、トランジスタＱ２のベース電位がロ
ーレベルとなるので、トランジスタＱ１に電流が流れて
論理動作部５１が待機状態となる。この構成は、ＥＣＬ
回路における相補型の構成と同様であり、制御入力端子
１７の電位変化を上述の２例に比べて小さくすることが
できるので、高速動作に有利である。
【００２２】なお、図３に示す第二実施例の構成におい
て、電流パス切替スイッチ１５ｂのトランジスタＱ１の
ベースに基準電源ＶBBを接続する代わりに、インバータ
２３を介して制御入力端子１７を接続する構成をとるこ
ともできる。
て、電流パス切替スイッチ１５ｂのトランジスタＱ１の
ベースに基準電源ＶBBを接続する代わりに、インバータ
２３を介して制御入力端子１７を接続する構成をとるこ
ともできる。
【００２３】図５は、本発明の第一基本構成に対応する
第四実施例を示す回路図である。本実施例は、図２に示
す第一実施例の構成において、電流源回路１６ａからト
ランジスタＱ３を取り外し、抵抗器Ｒ１のみで電流源回
路１６ｂを構成する。このような構成では、トランジス
タの縦積み段数が１段減るので、電源端子１１，１２間
および電源端子１０，１２間の電位差を小さくすること
ができ、上述した論理動作部５１の待機時の消費電力の
低減化に加えて、その動作時および待機時ともにさらに
消費電力を低減することができる。
第四実施例を示す回路図である。本実施例は、図２に示
す第一実施例の構成において、電流源回路１６ａからト
ランジスタＱ３を取り外し、抵抗器Ｒ１のみで電流源回
路１６ｂを構成する。このような構成では、トランジス
タの縦積み段数が１段減るので、電源端子１１，１２間
および電源端子１０，１２間の電位差を小さくすること
ができ、上述した論理動作部５１の待機時の消費電力の
低減化に加えて、その動作時および待機時ともにさらに
消費電力を低減することができる。
【００２４】なお、回路動作は、図２に示す第一実施例
と同様であるが、電流源回路１６ｂにおける電流値Ｉが
論理回路の動作時と待機時とで変化する。すなわち、電
流パス切替スイッチ１５ａのトランジスタＱ２のベース
に印加される基準電圧ＶBBと、第一実施例における電流
源回路１６ａのトランジスタＱ３のベースに印加される
基準電圧ＶCSが電源端子１２に対して同電位であれば、
論理動作部５１の動作時に流れる電流は第一実施例の場
合と同じである。一方、論理動作部５１が待機状態にな
るときには、制御入力端子１７の制御信号電圧が基準電
圧ＶBBによりも高い場合であるので、電流源回路１６ｂ
に流れる電流は論理動作部５１の動作時よりも大きくな
る。
と同様であるが、電流源回路１６ｂにおける電流値Ｉが
論理回路の動作時と待機時とで変化する。すなわち、電
流パス切替スイッチ１５ａのトランジスタＱ２のベース
に印加される基準電圧ＶBBと、第一実施例における電流
源回路１６ａのトランジスタＱ３のベースに印加される
基準電圧ＶCSが電源端子１２に対して同電位であれば、
論理動作部５１の動作時に流れる電流は第一実施例の場
合と同じである。一方、論理動作部５１が待機状態にな
るときには、制御入力端子１７の制御信号電圧が基準電
圧ＶBBによりも高い場合であるので、電流源回路１６ｂ
に流れる電流は論理動作部５１の動作時よりも大きくな
る。
【００２５】したがって、この構成で論理動作部５１の
待機時の消費電力の低減を図るには、このような電流値
の変化を考慮して第２の電源１８の電圧を十分に低く設
定する必要がある。すなわち、論理動作部５１の動作時
に電流源回路１６ｂに流れる電流をＩA 、待機時に流れ
る電流をＩW とすると、動作時の消費電力ＰA は、 ＰA ＝Ｖ1 ・ＩA となり、待機時の消費電力ＰW は、 ＰW ＝Ｖ2 ・ＩW となるので、ＰW ＜ＰA とするには、 Ｖ2 ＜（ＩA／ＩW）・Ｖ1 とする必要がある。
待機時の消費電力の低減を図るには、このような電流値
の変化を考慮して第２の電源１８の電圧を十分に低く設
定する必要がある。すなわち、論理動作部５１の動作時
に電流源回路１６ｂに流れる電流をＩA 、待機時に流れ
る電流をＩW とすると、動作時の消費電力ＰA は、 ＰA ＝Ｖ1 ・ＩA となり、待機時の消費電力ＰW は、 ＰW ＝Ｖ2 ・ＩW となるので、ＰW ＜ＰA とするには、 Ｖ2 ＜（ＩA／ＩW）・Ｖ1 とする必要がある。
【００２６】同様に、図３に示す第二実施例および図４
に示す第三実施例における電流源回路１６を図５に示す
電流源回路１６ａに置き換えることができる。図６は、
本発明の第二基本構成を示すブロック図である。
に示す第三実施例における電流源回路１６を図５に示す
電流源回路１６ａに置き換えることができる。図６は、
本発明の第二基本構成を示すブロック図である。
【００２７】図において、電源端子３１，３２を介して
第１の電源（Ｖ1 ）３３に接続される論理回路３４は、
複数の論理動作部５１と、電流パス切替スイッチ３５
と、電流源回路３６とにより構成される。電流パス切替
スイッチ３５は、各論理動作部に対応する制御入力端子
３７から入力される制御信号によって切り替え動作を行
い、電流源回路３６に流れる電流Ｉをいずれか１つの論
理動作部５１または電源端子３０を介して第１の電源３
３より低い電圧の第２の電源（Ｖ2 ）３８に切り替える
構成である。
第１の電源（Ｖ1 ）３３に接続される論理回路３４は、
複数の論理動作部５１と、電流パス切替スイッチ３５
と、電流源回路３６とにより構成される。電流パス切替
スイッチ３５は、各論理動作部に対応する制御入力端子
３７から入力される制御信号によって切り替え動作を行
い、電流源回路３６に流れる電流Ｉをいずれか１つの論
理動作部５１または電源端子３０を介して第１の電源３
３より低い電圧の第２の電源（Ｖ2 ）３８に切り替える
構成である。
【００２８】ここで、電流Ｉが流れる論理動作部５１が
論理動作を実行できる動作状態となり、電流Ｉが電源端
子３０に流れるときは複数の論理動作部５１は待機状態
となる。
論理動作を実行できる動作状態となり、電流Ｉが電源端
子３０に流れるときは複数の論理動作部５１は待機状態
となる。
【００２９】なお、ここに示す構成は、同時に動作しな
い複数の論理動作部５１を１つの電流源回路３６を用い
て動作させる例であるが、同様に電流パス切替スイッチ
３５の動作速度を論理動作部５１の動作速度と同等ある
いはさらに高速にすることにより、論理回路３４の速度
性能を損なうことなく待機時の消費電力の低減を図るこ
とができる。
い複数の論理動作部５１を１つの電流源回路３６を用い
て動作させる例であるが、同様に電流パス切替スイッチ
３５の動作速度を論理動作部５１の動作速度と同等ある
いはさらに高速にすることにより、論理回路３４の速度
性能を損なうことなく待機時の消費電力の低減を図るこ
とができる。
【００３０】図７は、本発明の第二基本構成に対応する
第一実施例を示す回路図である。なお、図６の第二基本
構成に対応する部分は同一符号を付す。図において、複
数の論理動作部５１は、それぞれ対応する入力端子４１
と出力端子４２とを有する。電流パス切替スイッチ３５
ａは、４つのトランジスタＱ１〜Ｑ４により構成され
る。トランジスタＱ２〜Ｑ４のベースにそれぞれ制御入
力端子３７が接続され、コレクタにそれぞれ論理動作部
５１が接続される。トランジスタＱ１のベースに基準電
源ＶBBが接続され、コレクタに電源端子３０が接続され
る。トランジスタＱ１〜Ｑ４の各エミッタは共通に電流
源回路３６に接続される。電流源回路３６は、トランジ
スタＱ５および抵抗器Ｒ１により構成される定電流源で
ある。
第一実施例を示す回路図である。なお、図６の第二基本
構成に対応する部分は同一符号を付す。図において、複
数の論理動作部５１は、それぞれ対応する入力端子４１
と出力端子４２とを有する。電流パス切替スイッチ３５
ａは、４つのトランジスタＱ１〜Ｑ４により構成され
る。トランジスタＱ２〜Ｑ４のベースにそれぞれ制御入
力端子３７が接続され、コレクタにそれぞれ論理動作部
５１が接続される。トランジスタＱ１のベースに基準電
源ＶBBが接続され、コレクタに電源端子３０が接続され
る。トランジスタＱ１〜Ｑ４の各エミッタは共通に電流
源回路３６に接続される。電流源回路３６は、トランジ
スタＱ５および抵抗器Ｒ１により構成される定電流源で
ある。
【００３１】ここで、１つの制御入力端子３７から入力
される制御信号電圧を基準電源ＶBBの電圧よりも高くす
ると、その制御信号が与えられるトランジスタが導電状
態となって対応する論理動作部５１と電流源回路３６が
接続され、その論理動作部５１が動作状態となる。一
方、すべての制御入力端子３７から入力される制御信号
電圧を基準電源ＶBBの電圧よりも低くすると、トランジ
スタＱ１が導電状態となって電源端子３０と電流源回路
３６が接続され、すべての論理動作部５１が電流源回路
３６から切り離されて待機状態となる。
される制御信号電圧を基準電源ＶBBの電圧よりも高くす
ると、その制御信号が与えられるトランジスタが導電状
態となって対応する論理動作部５１と電流源回路３６が
接続され、その論理動作部５１が動作状態となる。一
方、すべての制御入力端子３７から入力される制御信号
電圧を基準電源ＶBBの電圧よりも低くすると、トランジ
スタＱ１が導電状態となって電源端子３０と電流源回路
３６が接続され、すべての論理動作部５１が電流源回路
３６から切り離されて待機状態となる。
【００３２】この電流パス切替スイッチ３５ａにおいて
も動作速度は、各論理動作部５１の動作状態から待機状
態への切り替えの場合と、待機状態から動作状態への切
り替えの場合は同じである。さらに、各論理動作部５１
の動作速度と同じ速度で切り替え動作を行うことができ
る。
も動作速度は、各論理動作部５１の動作状態から待機状
態への切り替えの場合と、待機状態から動作状態への切
り替えの場合は同じである。さらに、各論理動作部５１
の動作速度と同じ速度で切り替え動作を行うことができ
る。
【００３３】図８は、本発明の第二基本構成に対応する
第二実施例を示す回路図である。本実施例は、図７に示
す第一実施例の構成において、電流パス切替スイッチ３
５ａのトランジスタＱ１のベースに基準電源ＶBBを接続
する代わりに、ナンド回路４３を介して制御入力端子３
７を接続する電流パス切替スイッチ３５ｂを用いる。し
たがって、本実施例では、制御入力端子３７から入力さ
れる制御信号電圧が相対的な値ではなく、ローレベルか
ハイレベルかの２値によって電流パスの切り替えが可能
となる。
第二実施例を示す回路図である。本実施例は、図７に示
す第一実施例の構成において、電流パス切替スイッチ３
５ａのトランジスタＱ１のベースに基準電源ＶBBを接続
する代わりに、ナンド回路４３を介して制御入力端子３
７を接続する電流パス切替スイッチ３５ｂを用いる。し
たがって、本実施例では、制御入力端子３７から入力さ
れる制御信号電圧が相対的な値ではなく、ローレベルか
ハイレベルかの２値によって電流パスの切り替えが可能
となる。
【００３４】すなわち、１つの制御入力端子３７がハイ
レベルのときには、その制御入力端子に接続されるトラ
ンジスタのベース電位がハイレベルとなり、トランジス
タＱ１を含む他のトランジスタのベース電位がローレベ
ルとなるので、ベース電位がハイレベルになったトラン
ジスタに電流が流れて対応する論理動作部５１が動作状
態となる。一方、すべての制御入力端子３７がローレベ
ルのときには、トランジスタＱ１のベース電位がハイレ
ベルとなり、他のトランジスタＱ２〜Ｑ４のベース電位
がローレベルとなるので、トランジスタＱ１に電流が流
れてすべての論理動作部５１が待機状態となる。
レベルのときには、その制御入力端子に接続されるトラ
ンジスタのベース電位がハイレベルとなり、トランジス
タＱ１を含む他のトランジスタのベース電位がローレベ
ルとなるので、ベース電位がハイレベルになったトラン
ジスタに電流が流れて対応する論理動作部５１が動作状
態となる。一方、すべての制御入力端子３７がローレベ
ルのときには、トランジスタＱ１のベース電位がハイレ
ベルとなり、他のトランジスタＱ２〜Ｑ４のベース電位
がローレベルとなるので、トランジスタＱ１に電流が流
れてすべての論理動作部５１が待機状態となる。
【００３５】図９は、本発明の第二基本構成に対応する
第三実施例を示す回路図である。本実施例は、図７に示
す第一実施例の構成において、電流パス切替スイッチ３
５ａのトランジスタＱ１のベースに基準電源ＶBBを接続
する代わりに、専用の制御入力端子３７に接続した電流
パス切替スイッチ３５ｃを用いる。したがって、この構
成では、４つの制御入力端子３７の中で最も電位が高い
端子に接続されているトランジスタおよびそのトランジ
スタに対応する論理動作部に電流が流れる。すなわち、
第二実施例の構成では、３つの制御入力端子３７のすべ
てをローレベルとしたときに、すべての論理動作部５１
を待機状態とすることができたが、本実施例ではトラン
ジスタＱ１に接続された制御入力端子３７の電位を最も
高くするだけで、すべての論理動作部５１を強制的に待
機状態とすることができる。
第三実施例を示す回路図である。本実施例は、図７に示
す第一実施例の構成において、電流パス切替スイッチ３
５ａのトランジスタＱ１のベースに基準電源ＶBBを接続
する代わりに、専用の制御入力端子３７に接続した電流
パス切替スイッチ３５ｃを用いる。したがって、この構
成では、４つの制御入力端子３７の中で最も電位が高い
端子に接続されているトランジスタおよびそのトランジ
スタに対応する論理動作部に電流が流れる。すなわち、
第二実施例の構成では、３つの制御入力端子３７のすべ
てをローレベルとしたときに、すべての論理動作部５１
を待機状態とすることができたが、本実施例ではトラン
ジスタＱ１に接続された制御入力端子３７の電位を最も
高くするだけで、すべての論理動作部５１を強制的に待
機状態とすることができる。
【００３６】なお、図７〜図９に示した第二基本構成に
対応する第一実施例〜第三実施例において、電流源回路
３６を図５に示す電流源回路１６ｂに置き換えることが
できる。
対応する第一実施例〜第三実施例において、電流源回路
３６を図５に示す電流源回路１６ｂに置き換えることが
できる。
【００３７】また、以上説明した実施例では、電流パス
切替スイッチ１５，３５および電流源回路１６，３６に
ＮＰＮトランジスタを用いた回路例を示したが、ＰＮＰ
トランジスタを用いても、さらにそのようなバイポーラ
トランジスタをＭＥＳＦＥＴに置き換えても、同様に本
発明の待機時電力削減型論理回路を実現することができ
る。
切替スイッチ１５，３５および電流源回路１６，３６に
ＮＰＮトランジスタを用いた回路例を示したが、ＰＮＰ
トランジスタを用いても、さらにそのようなバイポーラ
トランジスタをＭＥＳＦＥＴに置き換えても、同様に本
発明の待機時電力削減型論理回路を実現することができ
る。
【００３８】また、論理動作部５１については一例とし
てＥＣＬ回路を挙げたが、GaAsＦＥＴを用いたＳＣＦＬ
（Source Coupled FET Logic）回路にも適用することが
でき、さらにディジタル論理回路だけでなくアナログ論
理回路にも適用することができる。
てＥＣＬ回路を挙げたが、GaAsＦＥＴを用いたＳＣＦＬ
（Source Coupled FET Logic）回路にも適用することが
でき、さらにディジタル論理回路だけでなくアナログ論
理回路にも適用することができる。
【００３９】
【発明の効果】以上説明したように本発明は、論理回路
の待機時に、通常の回路動作に用いられる電源電圧より
も低い電圧の電源側に電流源回路からの電流を流すこと
により、論理回路の待機時の消費電力を削減することが
できる。また、高速動作が可能な電流パス切替スイッチ
を用いて電流パスを切り替える構成であり、さらに電流
源回路が常に動作状態にあるので、論理回路の動作速度
を損なうことなく待機時の低消費電力化を図ることがで
きる。
の待機時に、通常の回路動作に用いられる電源電圧より
も低い電圧の電源側に電流源回路からの電流を流すこと
により、論理回路の待機時の消費電力を削減することが
できる。また、高速動作が可能な電流パス切替スイッチ
を用いて電流パスを切り替える構成であり、さらに電流
源回路が常に動作状態にあるので、論理回路の動作速度
を損なうことなく待機時の低消費電力化を図ることがで
きる。
【図１】本発明の第一基本構成を示すブロック図であ
る。
る。
【図２】本発明の第一基本構成に対応する第一実施例を
示す回路図である。
示す回路図である。
【図３】本発明の第一基本構成に対応する第二実施例を
示す回路図である。
示す回路図である。
【図４】本発明の第一基本構成に対応する第三実施例を
示す回路図である。
示す回路図である。
【図５】本発明の第一基本構成に対応する第四実施例を
示す回路図である。
示す回路図である。
【図６】本発明の第二基本構成を示すブロック図であ
る。
る。
【図７】本発明の第二基本構成に対応する第一実施例を
示す回路図である。
示す回路図である。
【図８】本発明の第二基本構成に対応する第二実施例を
示す回路図である。
示す回路図である。
【図９】本発明の第二基本構成に対応する第三実施例を
示す回路図である。
示す回路図である。
【図１０】パルス電流源を用いたＥＣＬ回路の構成例を
示す図である。
示す図である。
１０，１１，１２ 電源端子 １３ 第１の電源（Ｖ1 ） １４ 論理回路 １５ 電流パス切替スイッチ １６ 電流源回路 １７ 制御入力端子 １８ 第２の電源（Ｖ2 ） ２１ 入力端子 ２２ 出力端子 ２３ インバータ ３０，３１，３２ 電源端子 ３３ 第１の電源（Ｖ1 ） ３４ 論理回路 ３５ 電流パス切替スイッチ ３６ 電流源回路 ３７ 制御入力端子 ３８ 第２の電源（Ｖ2 ） ４１ 入力端子 ４２ 出力端子 ４３ ナンド回路 ５１ 論理動作部 ５２ パルス電流源回路 ５３ 制御入力端子 ５４ バイポーラトランジスタ ５５ 抵抗器 ５６，５７ ＭＯＳＦＥＴ ５８ インバータ
Claims (1)
- 【請求項１】 論理動作部およびこの論理動作部に動作
電流を供給する電流源回路が第１の電源に直列に接続さ
れた論理回路において、 前記論理動作部と前記電流源回路との間に、制御信号に
応じて電流源回路と論理動作部との接続あるいは電流源
回路と前記第１の電源電圧より低い電圧の第２の電源と
の接続を切り替える電流パス切替スイッチを備えたこと
を特徴とする待機時電力削減型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207049A JPH0548424A (ja) | 1991-08-19 | 1991-08-19 | 待機時電力削減型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207049A JPH0548424A (ja) | 1991-08-19 | 1991-08-19 | 待機時電力削減型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548424A true JPH0548424A (ja) | 1993-02-26 |
Family
ID=16533364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207049A Pending JPH0548424A (ja) | 1991-08-19 | 1991-08-19 | 待機時電力削減型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548424A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034563A (en) * | 1995-10-19 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having reduced current leakage and high speed |
| US6194955B1 (en) | 1998-09-22 | 2001-02-27 | Fujitsu Limited | Current source switch circuit |
-
1991
- 1991-08-19 JP JP3207049A patent/JPH0548424A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034563A (en) * | 1995-10-19 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having reduced current leakage and high speed |
| US6194955B1 (en) | 1998-09-22 | 2001-02-27 | Fujitsu Limited | Current source switch circuit |
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