JPH0210539B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はラツチングリレーの駆動回路に関し、
特にラツチングリレーの動作を制御するための入
力端子およびオートリセツトあるいはオートセツ
ト端子からの信号に応じて半導体スイツチング回
路を駆動してラツチングリレーを動作させるよう
にしたラツチングリレーの駆動回路に関し、その
主な目的とするところは、各入力端子からの信号
におけるノイズを簡単な構成で除去して誤動作を
防止するようにしたラツチングリレーの駆動回路
を提供することを目的とする。

以下、図面によつて本発明の実施例を説明す
る。第１図は本発明の一実施例の全体回路図であ
る。論理回路１は、入力インターフエイス回路
２，３，４，５を介してリセツト入力端子Ｒ、セ
ツト入力端子Ｓ、トグル入力端子Ｔ、およびモノ
ステーブル入力端子Ｍにそれぞれ接続されてお
り、各入力端子Ｒ，Ｓ，Ｔ，Ｍには、外部のトラ
ンジスタ−トランジスタ−ロジツク回路（TTL）
や相補型金属酸化物半導体（Ｃ−MOS）などか
らの信号が、バツフア等を用いることなく入力さ
れる。論理回路１にはオートリセツトあるいはオ
ートセツト端子Ａが接続されており、このオート
リセツトあるいはオートセツト端子Ａからは、初
期の電源投入時や瞬時停電後の電源復帰時におけ
る、リレースイツチ６の初期状態を検出する信号
が与えられる。論理回路１からは、各端子Ｒ，
Ｓ，Ｔ，Ｍ，Ａからの入力信号に応じて、半導体
スイツチング回路７を動作させるための信号が導
出される。半導体スイツチング回路７はいわゆる
１巻線のラツチングリレー８を含む。また論理回
路１には、単安定回路９および定電圧回路１０が
接続される。なお、論理回路１は、負論理すなわ
ち通常はハイレベルにある信号がローレベルにな
つたときに、動作信号と見なして動作する。

なお、リセツト端子Ｒからのリセツト信号が入
力されると、ラツチングリレー８がセツト状態に
あるときはリセツトされ、リセツト状態にあると
きはリセツト状態が保持される。セツト端子Ｓか
らのセツト信号が入力されると、ラツチングリレ
ー８がセツト状態にあるときはセツト状態が保持
され、リセツト状態にあるときにはセツト状態に
される。またトグル端子Ｔからのトグル信号が入
力されると、ラツチングリレー８は、トグル信号
のパルスの変化に応じてセツト状態とリセツト状
態とに交互に反転する。さらにモノステーブル端
子Ｍからモノステーブル信号が入力されると、ラ
ツチングリレー８はモノステーブル信号の立ち上
りと立ち下りとに応じてリセツト状態とセツト状
態とを繰返す。

半導体スイツチング回路７において、ダイオー
ド１１、トランジスタTR１，TR２は直列接続
され、トランジスタTR１，TR２の接続点１２
は、リレーコイル１３の一方端子に接続される。
ダイオード１４、トランジスタTR３，TR４は
直列接続され、トランジスタTR３，TR４の接
続点１５はリレーコイル１３の他方端子に接続さ
れる。接続点１２，１５間にはリレーコイル１３
の逆起電力防止用としてツエナダイオード１６，
１７が相互に逆方向に接続される。

ANDゲートＧ１の出力はトランジスタTR５
のベースに与えられるとともに、前述のトランジ
スタTR２のベースに与えられる。トランジスタ
TR５のコレクタはトランジスタTR６のベース
に接続される。ANDゲートＧ２の出力はトラン
ジスタTR４のベースに与えられるとともに、ト
ランジスタTR７のベースに与えられる。トラン
ジスタTR７のコレクタはトランジスタTR８の
ベースに接続される。

ANDゲートＧ１からのセツト信号がトランジ
スタTR２，TR５のベースに与えられると、ト
ランジスタTR３，TR２が導通し、リレーコイ
ル１３に矢符１８の方向に励磁電流が流れてラツ
チングリレー８がセツトされる。一方、ANDゲ
ートＧ２からのリセツト信号がトランジスタTR
７，TR４のベースに与えられると、トランジス
タTR１，TR４が導通し、リレーコイル１３に
矢符１８とは逆の矢符１９の方向に励磁電流が流
れてラツチングリレー８がリセツトされる。

ツエナダイオード１６，１７はリレーコイル１
３のインダクタンスによる逆起電圧を吸収する。
これらのツエナダイオード１６，１７のツエナ電
圧Vzは次の条件を満さねばならない。まず(1)端
子２０に供給されている供給電圧Vccが最大とな
つたとき、リレーコイル１３にかかる電圧によつ
てツエナダイオード１６，１７が導通しないこと
である。すなわち、ツエナ電圧Vzがリレーコイ
ル１３にかかる電圧よりも低いと、ツエナダイオ
ード１６，１７が導通してリレーコイル１３に励
磁電流が流れなくなり、ラツチングリレー８が動
作しなくなるからである。次に(2)ツエナ電圧Vz
は半導体スイツチング回路７の最小の耐圧部より
も低いことである。言い換えると、リレーコイル
１３の両端に発生する逆起電圧がツエナダイオー
ド１６，１７で吸収されるためには、ツエナ電圧
Vzを半導体スイツチング回路７の最小の耐圧部
よりも低く設定しておかなければならない。以上
の(1)、(2)の条件をまとめると、次のようになる。

VR＜Vz＜Vm …(1) 第１式において、記号VRは供給電圧Vccが最
大のときにリレーコイル１３の両端にかかる電圧
であり、記号Vmは半導体スイツチング回路７の
最小耐圧である。

ところで従来からの半導体スイツチング回路で
は、ダイオード１１，１４が設けられていないの
で、供給電圧Vccが4.75〜15Vの範囲では、第１
式を満足することができない。すなわち、Vcc＝
15Vのときにリレーコイル１３の両端にかかる電
圧は10Vである。ここでツエナダイオード１６，
１７の電圧は、ベース、エミツタ間の逆耐圧を用
いるので、１個当り約7.4Vであり、２個直列に
接続しているので、全体として約14.8Vである。
ところが、半導体スイツチング回路７の最小耐圧
VmはトランジスタTR３，TR１のベース、エミ
ツタ間の逆耐圧と、供給電圧Vccの最小値との和
であり、約12.15Vである。そのため第１式を満
足することができない。したがつて従来からの半
導体スイツチング回路では、ツエナダイオード１
６，１７が設けられてはいるが、リレーコイル１
３の逆起電圧がツエナダイオード１６，１７に吸
収されずに、端子２０に抜けていたことになる。
ところが、この実施例によれば、半導体スイツチ
ング回路７の最小耐圧部にダイオード１１，１４
が設けられているので、最小耐圧Vmはトランジ
スタTR３，TR１のエミツタ、ベース間の逆耐
圧と、ダイオード１１，１４のエミツタ、ベース
間の逆耐圧と、供給電圧Vccの最小値との和であ
り、たとえば7.4＋7.4＋4.75＝19.55Vである。し
たがつて、第１式を満足することができ、リレー
コイル１３の逆起電圧が、ツエナダイオード１
６，１７で確実に吸収されることになる。

第２図を参照して、入力インターフエイス回路
２において、リセツト入力端子Ｒは、ダイオード
２１，２２，２３，２４を介してトランジスタ
TR９のベースに接続され、トランジスタTR９
のコレクタはリセツト入力優先回路２５に接続さ
れる。ダイオード２２はトランジスタのコレク
タ、ベース間ダイオードであり、70〜100Vの逆
耐圧を有する。このダイオード２２によつて伝送
線路からのサージが抑制される。なお、ダイオー
ド２２，２３間には、定電圧回路１０からの電圧
を供給するための端子２６が接続される。他の入
力インターフエイス回路３，４，５に関しては上
述のインターフエイス回路２と同様に構成されて
おり、インターフエイス回路３の出力はリセツト
入力優先回路２５に与えられ、インターフエイス
回路４，５の出力はトグル入力優先回路２７に与
えられる。

リセツト入力優先回路２５は、リセツト入力端
子Ｒから入力インターフエイス回路２を介して入
力されるリセツト信号と、セツト入力端子Ｓから
入力インターフエイス回路３を介して入力される
セツト信号とが同時に入力されたときに、リセツ
ト信号を優先して次の第１ノイズ除去回路２８に
与える回路である。またトグル入力優先回路２７
は、トグル入力端子Ｔからインターフエイス回路
４を介して入力されるトグル信号と、モノステー
ブル入力端子Ｍからインターフエイス回路５を介
して入力されるモノステーブル信号とが同時に入
力されたときに、トグル信号を優先して第１ノイ
ズ除去回路２８に与える回路である。なお、リセ
ツト信号とトグル信号とが同時に入力されたとき
には、後段のフリツプフロツプ２９において、リ
セツト信号が優先される。したがつて論理回路１
においては、全体としての信号の優先順位は、リ
セツト信号＞セツト信号＞トグル信号＞モノステ
ーブル信号となる。

第１ノイズ除去回路２８は、信号ラインに乗つ
てきた負方向性のノイズを除去する。ここで、負
方向性のノイズとは、第３図でN^-と表したノイ
ズであり、入力信号がハイレベルである状態すな
わち動作信号が与えられていない状態において入
力信号をローレベルとするノイズである。また正
方向性のノイズとは、第３図でN⁺と表したノイ
ズである。なお、第１ノイズ除去回路２８には、
各信号が反転されて与えられており、したがつて
第１ノイズ除去回路２８においては、負方向性の
ノイズN^-はハイレベルであり、正方向性のノイ
ズN⁺はローレベルである。

第１ノイズ除去回路２８において、リセツト入
力優先回路２５を介するリセツト信号はライン３
０を介してORゲートＧ３に与えられるとともに
ANDゲートＧ４の一方の入力端に与えられ、セ
ツト信号はライン３１を介してORゲートＧ３に
与えられるとともにANDゲートＧ５の一方の入
力端に与えられる。またトグル入力優先回路２７
を介するトグル信号はライン３２を介してORゲ
ートＧ３に与えられるとともにANDゲートＧ６
の一方の入力端に与えられ、モノステーブル信号
はライン３３を介してORゲートＧ３に与えられ
るとともに、ANDゲートＧ７の一方の入力端に
与えられる。ORゲートＧ３の出力は遅延回路３
４を介してANDゲートＧ４，Ｇ５，Ｇ６，Ｇ７
の他方の入力端にそれぞれ与えられる。このよう
な第１ノイズ除去回路２８によれば、遅延回路３
４における遅延時間よりも短いパルス幅の小さい
信号すなわちノイズは全て除去される。なお、遅
延回路とANDゲートを用いてノイズを除去する
回路は従来から周知であるが、本件第１ノイズ除
去回路２８によれば、遅延回路３４を１個設ける
だけで４つの信号ラインのノイズを除去すること
ができ、回路構成が簡単である。

ANDゲートＧ６の出力は第４図で示す第２ノ
イズ除去回路３５に与えられる。第２ノイズ除去
回路３５において、ANDゲートＧ６の出力は反
転回路３６に与えられ、反転回路３６の出力は遅
延回路３７を介して出力されるとともにライン３
８に直接出力され、遅延回路３７はライン３８に
ワイアードアンド接続される。この第２ノイズ除
去回路３５によれば、負論理における正方向性ノ
イズN⁺が除去される。ANDゲートＧ７の出力
は、第２ノイズ除去回路３５と同様に構成された
第３ノイズ除去回路３９に与えられ、この第３ノ
イズ除去回路３９においても負論理における正方
向性ノイズN⁺が除去される。第３ノイズ除去回
路３９の出力ライン４２はエツジデイテクタ回路
４３に接続される。このエツジデイテクタ回路４
３は、入力信号の立ち上りまたは立ち下りに応じ
て１個のパルスを発生するもので、エツジデイテ
クタ回路４３の出力はライン４４の途中のORゲ
ートＧ１３を介してANDゲートＧ８の一方の入
力端に接続され、ORゲートＧ１３の一方の入力
端にはライン３８が接続される。

ANDゲートＧ４の出力はフリツプフロツプ２
９のクリア端子CLRに接続され、ANDゲートＧ
５の出力はフリツプフロツプ２９のプリセツト端
子PRSに接続される。このように、リセツト信
号およびセツト信号は第１ノイズ除去回路２８に
よつて負方向性のノイズN^-を除去されるだけで
フリツプフロツプ２９に与えられるが、これはフ
リツプフロツプ２９がセツトまたはリセツトされ
ると、正方向性のノイズN⁺によつて何回もセツ
トまたはリセツトが繰返されるだけであり、動作
には影響しないからである。

オートリセツトあるいはオートセツト端子Ａ
は、ダイオード４５を備えるライン４６を介して
トランジスタTR１０のベースに接続される。ト
ランジスタTR１０のコレクタは反転回路４７に
接続され、反転回路４７の出力はライン４８を介
してANDゲートＧ５の出力ライン４９とORゲー
トＧ１４で接続されるとともに、反転回路５０に
接続される。この反転回路５０の出力はライン５
１を介して、ANDゲートＧ４の出力ライン５２
とORゲートＧ１５で接続される。ライン４８，
５１の途中には反転回路５３の出力がライン１１
１，１１２を介してワイアードアンド接続され
る。反転回路５３には反転回路５４の出力が与え
られており、反転回路５４にはトランジスタTR
１１のコレクタが接続される。このトランジスタ
TR１１のベースには、遅延時間を長くするため
のダイオード５５，５６、コンデンサ５７、およ
び抵抗５８を介して端子５９が接続されており、
端子５９には定電圧回路１０からの電圧が供給さ
れる。反転回路５３の出力ライン６０には、反転
回路５４の出力がライン１１０を介してワイアー
ドアンド接続されており、ライン６０はORゲー
トＧ１２の一方の入力端に接続される。

なお、ライン４６の途中には抵抗６２を介して
定電圧回路１０からの電圧を与えるための端子６
３が接続されるとともに、リレースイツチ６の一
方端が接続され、このリレースイツチ６の他方端
は接地される。

このような回路は最初の電源投入時あるいは瞬
時停電時からの回復時に、ラツチングリレー８の
初期状態を決定する。すなわち、リレースイツチ
６が導通状態にあるときにはオートセツト回路と
なり、電源投入時においてラツチングリレー８の
以前の状態がリセツトであればセツト状態とな
り、またラツチングリレー８の以前の状態がセツ
ト状態であればラツチングリレー８はそのままと
なる。またリレースイツチ６が遮断しているとき
にはオートリセツト回路となり、電源投入時にお
いてラツチングリレー８の以前の状態がセツトで
あればリセツト状態となり、リセツト状態であれ
ばラツチングリレー８はリセツト状態を保つ。し
たがつて、ラツチングリレー８のリレースイツチ
６を第１図のごとく接続すると、ラツチングリレ
ー８は電源投入時にその以前の状態を保つ。

第５図を参照して動作を説明すると、第５図１
で示すように電源が投入されると、ある電圧値で
第５図２で示すように定電圧回路１０が起動され
る。この定電圧回路１０の起動に応じて、抵抗５
８を介してコンデンサ５７が充電を開始し、その
コンデンサ５７の両端の電圧がダイオード５５，
５６の順方向電圧降下とトランジスタTR１１の
ベース、エミツタ間電圧との和に等しくなると、
TR１１が導通してコレクタ電圧がローレベルと
なる。それに応じて反転回路５４の出力はハイレ
ベルとなり、反転回路５３の出力は第５図３で示
すようにローレベルとなる。一方、リレースイツ
チ６がたとえば遮断している状態において、定電
圧回路１０が起動されると、トランジスタTR１
０が導通し、それに応じて反転回路４７の出力が
第５図４で示すようにハイレベルとなる。なお、
リレースイツチ６が導通しているときには、トラ
ンジスタTR１０は遮断しており、出力はハイレ
ベルであり、したがつて反転回路４７の出力はロ
ーレベルである。反転回路４７の出力がハイレベ
ルとなるのに応じて、反転回路５０の出力は第５
図５で示すようにローレベルとなる。

ライン４８には、反転回路４７と反転回路５３
の出力とがワイアードアンドして導出されるの
で、ライン４８に導出される信号は第５図６で示
すようになる。このライン４８の信号は反転回路
５３の出力がハイレベルとなつている時間だけす
なわちコンデンサ５７が最終充電電圧まで充電さ
れる間だけ、ハイレベルであり、このハイレベル
の信号によつてフリツプフロツプ２９がリセツト
される。この間ライン５１に導出される信号は第
５図７で示すようにローレベルのままである。な
お、リレースイツチ６が導通している場合には、
フリツプフロツプ２９はリセツトされる。

一方、反転回路５３，５４の遅延による出力を
アンドタイすることにより、コンデンサ５７が充
電を完了した時点において、ライン６０には第５
図８で示すトリガパルスが導出される。このトリ
ガパルスはORゲートＧ１２を介して単安定回路
９に与えられ、単安定回路９からパルスが１個導
出される。このパルスは、ANDゲートＧ１，Ｇ
２に与えられ、今ラツチングリレー８がリセツト
されているとすると、フリツプフロツプ２９のリ
セツト出力が半導体スイツチング回路７に与え
られて、ラツチングリレー８がリセツトされる。

フリツプフロツプ２９のセツト出力ＱはAND
ゲートＧ１の一方の入力端に接続されるととも
に、エツジデイテクタ回路６１に接続される。エ
ツジデイテクタ回路６１はフリツプフロツプ２９
のセツト出力Ｑの立ち上りまたは立ち下りのふち
を検出してパルスを発生するものであり、このパ
ルスはORゲートＧ１２を介して単安定回路９に
与えられる。

第６図は単安定回路９の構成を示す回路図であ
る。単安定回路９において、ORゲートＧ１２の
出力は、トランジスタTR１２のベースに与えら
れる。トランジスタTR１２のエミツタには、抵
抗６５およびダイオード６６から成る直列回路を
介して端子６７から定電圧回路１０の出力が与え
られる。抵抗６５、ダイオード６６およびトラン
ジスタTR１２から成る直列回路と並列に、抵抗
６８、トランジスタTR１３、抵抗６９およびト
ランジスタTR１４から成る直列回路、抵抗７
０、ダイオード７１、抵抗７２から成る直列回
路、ならびにトランジスタTR１５、抵抗７３お
よび抵抗７４から成る直列回路が接続される。ま
たトランジスタTR１６，TR１７，TR１８およ
び抵抗７５から成る直列回路が前記各直列回路と
並列に設けられ、トランジスタTR１６，TR１
７と並列にトランジスタTR１９，TR２０から
成る直列回路が接続される。トランジスタTR１
２のエミツタはダイオード７６を介してトランジ
スタTR１４のベースに接続され、トランジスタ
TR１３のコレクタはコンデンサ７７に接続され
る。トランジスタTR１３，TR１６，TR１９の
各ベースは共通に接続されており、トランジスタ
TR１４のコレクタはトランジスタTR１７のベ
ースに接続され、トランジスタTR１６，TR１
７の接続点はトランジスタTR１５のベースに接
続され、ダイオード７１および抵抗７２の接続点
はトランジスタTR２０のベースに接続される。
抵抗７３，７４の接続点はトランジスタTR２１
のベースに接続され、このトランジスタTR２１
のコレクタに接続されたライン７８に出力パルス
が導出される。トランジスタTR１８のベースに
はトランジスタTR２２のベースおよびコレクタ
が接続されており、トランジスタTR２２のベー
スは抵抗７９を介して端子６７に接続される。

このような単安定回路９において、トランジス
タTR１２は通常の状態では導通しており、抵抗
６５およびダイオード６６を介して電流が流れて
いる。この消費電力を低減するためには、抵抗６
５の値を大きくする必要があるが、この抵抗６５
の値をむやみに大きくすることはモノリシツク
IC等においてはチツプサイズおよび精度の点か
ら好ましくない。ところが、抵抗６５にダイオー
ド６６が直列に接続されているので、抵抗６５に
かかる電圧が等価的に減少せしめられ、それに応
じて消費電流が低減される。

一般的に単安定回路の出力のパルス幅は、モノ
リシツクIC等においては外付の抵抗とコンデン
サとによつて決められる。ここで、実装の関係上
外付部品を低減する必要がある場合においては、
図示のごとく抵抗を内部回路でまかなうようにす
ることができる。ところがそれらの抵抗値は
IMΩ程度のオーダーとなるので、この実施例で
は、抵抗６８およびトランジスタTR１３から成
る定電流回路からコンデンサ７７に充電するよう
にしている。このようにすると、トランジスタ
TR１９，TR２０、および抵抗７５を流れる定
電流回路の電流値が温度変化に応じて変化するの
で、出力パルスが温度条件によつて大きく変化す
る欠点がある。そこで、トランジスタTR１８、
抵抗７５、抵抗７９およびトランジスタTR２２
から成る定電流回路を設けるとともに、ダイオー
ド７１を設けることにより、トランジスタTR２
０のベース、エミツタ間の電圧を一定にする。そ
れによつて、トランジスタTR１９，TR２０，
TR１８，TR２１を流れる電流が温度変化に拘
らず一定となり、したがつて単安定回路９の出力
パルス幅の温度特性がフラツトになる。

このような単安定回路９において、ORゲート
Ｇ１２を介して入力されるトリガパルスに応じて
ライン７８に出力パルスが導出される。このパル
スのパルス幅はコンデンサ７７の静電容量を変化
することによつて調整され、ラツチングリレー８
が動作するのに必要な時間よりも大に選ばれる。
ライン７８に導出されるパルスはANDゲートＧ
１，Ｇ２の他方の入力端に与えられるとともに、
反転回路８０を介してANDゲートＧ８に与えら
れる。したがつて単安定回路９の出力パルスは、
半導体スイツチング回路７のセツト側回路を動作
させるか、あるいはリセツト側回路を動作させる
かの選択をするために用いられる。半導体スイツ
チング回路７は、単安定回路９からパルスが導出
されたときのみ動作してリレーコイル１３に電流
が流れ、ラツチングリレー８が動作し終るとリレ
ーコイル１３には電流が流れない。したがつて消
費電力が非常に小さい。

ANDゲートＧ８の出力はフリツプフロツプ２
９のクロツク端子に与えられている。そのため、
単安定回路９からパルスが導出されると、その間
はトグル端子Ｔおよびモノステーブル端子Ｍから
の入力信号が受け付けられない。すなわち、第７
図１で示すようにチヤタリングのある入力信号が
ライン４４を介してANDゲートＧ８に与えられ
ても、第７図２で示す単安定回路９の出力パルス
のパルス幅Ｔの間は、ANDゲートＧ８からは第
７図３で示すようにフリツプフロツプ２９のクロ
ツク端子CKに信号が入力されない。したがつて、
単安定回路９のパルス幅Ｔよりも短いチヤタリン
グに対しては誤動作を生じないことになる。な
お、リセツト信号およびセツト信号については、
上述のごとき配慮はなされていないが、これは仮
にチヤタリングがあつたとしても、フリツプフロ
ツプ２９が一旦動作すると、リセツトおよびセツ
ト動作が何回くり返されても、その状態を保持す
るだけであるからである。

第８図は定電圧回路１０の構成を示す回路図で
ある。図示しない電源からは、端子８１に電源電
圧が供給される。この端子８１には、トランジス
タTR２３、抵抗８２およびトランジスタTR２
４から成る直列回路、トランジスタTR２５，
TR２６、抵抗８３、トランジスタTR２７およ
び抵抗８４から成る直列回路、トランジスタTR
２８，TR２９および抵抗８５から成る直列回
路、ならびに抵抗８６およびダイオード８７，８
８，８９，９０，９１，９２から成る直列回路が
並列に接続される。トランジスタTR２５，TR
２６の接続点はトランジスタTR２３のベースに
接続され、端子８１とトランジスタTR２３のベ
ースとの間にはトランジスタTR３０が接続され
る。トランジスタTR３０，TR２５，TR２８の
ベースは共通に接続される。トランジスタTR２
６および抵抗８３の接続点はトランジスタTR２
９のベースに接続され、トランジスタTR２９の
ベースはトランジスタTR３１を介して接地され
るとともに、ダイオード９３を介してダイオード
８９，９０の接続点に接続される。トランジスタ
TR３１のベースには、抵抗８３およびトランジ
スタTR２７の接続点が接続される。トランジス
タTR２６のベースにはトランジスタTR２３お
よび抵抗８２の接続点９４が接続されており、接
続点９４に接続されたライン９５からは一定電圧
の供給電圧が端子２６，５９，６３，６７に導出
される。

このような定電圧回路１０は電源電圧の変化
（4.75V〜15V）に対して、論理回路１、入力イン
ターフエイス回路２〜５などの周辺回路への供給
電圧を一定とする。ここで、従来技術の定電圧回
路ではダイオード８７〜８９が設けられていなか
つたので、電源投入時において定電圧回路１０は
電源電圧がダイオード３個すなわち2.1Vになつ
たときに出力を導出していた。そのため、電源電
圧の立ち上りが遅い場合には、オートセツトある
いはオートリセツトのためのパルスが半導体スイ
ツチング回路７に与えられても、ラツチングリレ
ー８の最小動作電圧よりも供給電圧Vccが低いこ
とが生じ、ラツチングリレー８が動作しないこと
が生じるおそれがあつた。しかし定電圧回路１０
では６個のダイオード８７〜９２を直列に接続し
ているので定電圧回路１０の起動電圧は4.2Vと
なる。一方、ラツチングリレー８の最小動作電圧
は約4.0Vである。したがつて、電源電圧のどの
ような立ち上りに対してもオートセツトあるいは
オートリセツト動作が確実に達成される。

本発明の他の実施例として、第９図に示すよう
なノイズ除去回路を用いてもよい。このノイズ除
去回路９５において、反転回路９６の出力は反転
回路９７にライン９８を介して与えられる。また
反転回路９７の出力は遅延回路９９に与えられ、
遅延回路９９の出力はライン９８にワイアードア
ンド接続される。反転回路９７の出力はライン１
００を介して導出されるとともに、遅延回路１０
１に与えられ、遅延回路１０１の出力はライン１
００にワイアードアンド接続される。

第１０図を参照して、反転回路９６に与えられ
る信号の波形を第１０図１で示すようにすると、
反転回路９６の出力は第１０図２で示され、遅延
回路９９の出力は第１０図３で示される。したが
つて反転回路９７に与えられる信号は第１０図４
で示されるように正方向性ノイズN⁺を除去され
ている。反転回路９７の出力は第１０図５で示さ
れ、遅延回路１０１の出力は第１０図６で示され
る。したがつてノイズ除去回路９５から導出され
る信号は、第１０図７で示すようにN⁺、N^-のノ
イズを除去されている。

このようなノイズ除去回路は、第２図で示した
第１ノイズ除去回路２８、第２ノイズ除去回路３
５、第３ノイズ除去回路３９に代えて、トグル信
号ラインとモノステーブル信号ラインに用いるこ
とができる。しかも、従来からのノイズ除去回路
は第１１図に示すように６個の反転回路１０２〜
１０７と２個の遅延回路１０８，１０９とを必要
とするのに対し、２個の反転回路９６，９７と２
個の遅延回路９９，１０１とで構成されており、
回路構成が簡単になる。

上述のごとく本発明によれば非常に簡単な構成
のノイズ除去回路によつて、入力信号に混入した
ノイズを確実に除去することができ、したがつて
誤動作を確実に防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体回路図、第２
図は入力インターフエイス回路７の回路図、第３
図はノイズを説明するための図、第４図は第２ノ
イズ除去回路３５の回路図、第５図はオートリセ
ツトあるいはオートセツト端子Ａからの信号に応
答した動作を説明するためのタイミングチヤー
ト、第６図は単安定回路９の回路図、第７図はフ
リツプフロツプ２９のクロツク端子CKに入力さ
れる信号を説明するためのタイミングチヤート、
第８図は定電圧回路１０の回路図、第９図は本発
明の他の実施例のノイズ除去回路９５の回路図、
第１０図はノイズ除去回路９５のタイミングチヤ
ート、第１１図は従来からのノイズ除去回路の回
路図である。 １……論理回路、２〜５……入力インターフエ
イス回路、６……リレースイツチ、７……半導体
スイツチング回路、８……ラツチングリレー、９
……単安定回路、１０……定電圧回路、１１，１
４……ダイオード、２８……第１ノイズ除去回
路、２９……フリツプフロツプ、３５……第２ノ
イズ除去回路、３６……第３ノイズ除去回路、９
５……ノイズ除去回路、TR１〜TR３１……ト
ランジスタ、Ｒ……リセツト端子、Ｓ……セツト
端子、Ｔ……トグル端子、Ｍ……モノステーブル
端子、Ａ……オートリセツトあるいはオートセツ
ト端子。

Claims (1)

【特許請求の範囲】
1. １ ラツチングリレーの動作を制御するための入
   力端子およびオートリセツトあるいはオートセツ
   ト端子からの各信号に応答する論理回路における
   フリツプフロツプのセツト出力およびリセツト出
   力を、ラツチングリレーのリレースイツチのスイ
   ツチング態様を制御するための半導体スイツチン
   グ回路に与えるようにしたラツチングリレーの駆
   動回路において、前記入力端子からの信号は入力
   インターフエイス回路を介して論理回路に与えら
   れ、論理回路において各信号は遅延回路を介する
   信号との一致によつて出力を導出するようにして
   ノイズを除去するノイズ除去回路に与えられ、し
   かもそのノイズ除去回路はフリツプフロツプをセ
   ツトあるいはリセツトする信号を除くラインにお
   いて正負両方向のノイズを除去すべく構成され、
   前記フリツプフロツプのセツトおよびリセツトの
   ための信号ラインにおいては前記セツトおよびリ
   セツト動作を行なうための信号とは逆方向のノイ
   ズのみを除去すべく構成されることを特徴とする
   ラツチングリレーの駆動回路。