JPH0210746A - 半導体集積装置及びその製造方法 - Google Patents
半導体集積装置及びその製造方法Info
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- JPH0210746A JPH0210746A JP63161511A JP16151188A JPH0210746A JP H0210746 A JPH0210746 A JP H0210746A JP 63161511 A JP63161511 A JP 63161511A JP 16151188 A JP16151188 A JP 16151188A JP H0210746 A JPH0210746 A JP H0210746A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は超高速及び低消費電力の半導体集積装置及びそ
の製造方法に関する。
の製造方法に関する。
（従来の技術）
近年、高速化の観点から、ＧａＡｓなとの化合物半導体
を用いた集積回路の研究開発が精力的に行なわれている
。一般に、エンハンスメント・モードのＦＥＴ（Ｅ−Ｆ
ＥＴ）とデイプリージョン・モードのＦＥＴ（Ｄ−ＦＥ
Ｔ）から構成される、いわゆるＥ／Ｄ構成のＤＣＦＬ（
Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）
は、低消費電力で高集積化に適しており、しかも高速で
あることが知られている。実際、ＧａＡｓＭＥＳＦＥＴ
を用いて、このＤＣＦＬ回路を実現しようと技術開発が
活発に行なわれている。しかしながら、従来の ＧａＡｓＭＥＳＦＥＴは、ショットキー障壁の高さが約
０．７５Ｖと比較的低いことから、実際には回路の動作
雑音余裕度が十分にとれない問題があった。また、一般
に、Ｅ−ＦＥＴ及びＤ−ＦＥＴの形成にイオン注入法を
用いるため、しきい値電圧のバラツキが大きく、同様に
回路の動作雑音余裕度が十分にとれない問題があった。
を用いた集積回路の研究開発が精力的に行なわれている
。一般に、エンハンスメント・モードのＦＥＴ（Ｅ−Ｆ
ＥＴ）とデイプリージョン・モードのＦＥＴ（Ｄ−ＦＥ
Ｔ）から構成される、いわゆるＥ／Ｄ構成のＤＣＦＬ（
Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）
は、低消費電力で高集積化に適しており、しかも高速で
あることが知られている。実際、ＧａＡｓＭＥＳＦＥＴ
を用いて、このＤＣＦＬ回路を実現しようと技術開発が
活発に行なわれている。しかしながら、従来の ＧａＡｓＭＥＳＦＥＴは、ショットキー障壁の高さが約
０．７５Ｖと比較的低いことから、実際には回路の動作
雑音余裕度が十分にとれない問題があった。また、一般
に、Ｅ−ＦＥＴ及びＤ−ＦＥＴの形成にイオン注入法を
用いるため、しきい値電圧のバラツキが大きく、同様に
回路の動作雑音余裕度が十分にとれない問題があった。
（発明が解決しようとする課題）
本発明の目的は、このような問題を解決し、十分に大き
な回路の動作雑音余裕度を有する超高速・低消費電力の
半導体集積装置及びその製造方法を提供することにある
。
な回路の動作雑音余裕度を有する超高速・低消費電力の
半導体集積装置及びその製造方法を提供することにある
。
（問題を解決するための手段〉
本発明は、高不純物密度の第１の半導体層上に設けられ
た低不純物密度の第２の半導体層を有し、かつ第１の半
導体層はＮ型で第２の半導体層より大きい電子親和力を
有し、前記第２の半導体層上に設けられた制御電極と、
この制御電極を挟んだ両側に前記第１の半導体層と電気
的に接続された少なくとも２個のオーミック電極とを備
えた第１の半導体装置と、前記第１の半導体層上の前記
第２の半導体層上に設けられた低不純物密度の第３の半
導体層を有し、前記第３の半導体層上に設けられた制御
電極と、この制御電極を挟んだ両側に前記第１の半導体
層と電気的に接続された少なくとも２個のオーミック電
極とを備えた第２の半導体装置とを同一基板上に設けた
ことを特徴とする半導体集積装置を提供するものである
。
た低不純物密度の第２の半導体層を有し、かつ第１の半
導体層はＮ型で第２の半導体層より大きい電子親和力を
有し、前記第２の半導体層上に設けられた制御電極と、
この制御電極を挟んだ両側に前記第１の半導体層と電気
的に接続された少なくとも２個のオーミック電極とを備
えた第１の半導体装置と、前記第１の半導体層上の前記
第２の半導体層上に設けられた低不純物密度の第３の半
導体層を有し、前記第３の半導体層上に設けられた制御
電極と、この制御電極を挟んだ両側に前記第１の半導体
層と電気的に接続された少なくとも２個のオーミック電
極とを備えた第２の半導体装置とを同一基板上に設けた
ことを特徴とする半導体集積装置を提供するものである
。
また、第１の半導体層を、第２の半導体層の電子親和力
とエネルギーギャップの和より小さい電子親和力とエネ
ルギーギャップの和を有するＰ型の半導体とすれば、正
孔をキャリアとする半導体集積装置が得られる。
とエネルギーギャップの和より小さい電子親和力とエネ
ルギーギャップの和を有するＰ型の半導体とすれば、正
孔をキャリアとする半導体集積装置が得られる。
上記、半導体集積装置において、低不純物密度の第３の
半導体層の一部を第１の半導体層と同じ導電型とすれば
、素子の特性が後述するように向上する。
半導体層の一部を第１の半導体層と同じ導電型とすれば
、素子の特性が後述するように向上する。
以上の半導体装置を製造するには、基板上に、第１の半
導体層と第２の半導体層と第３の半導体層を順次結晶成
長する工程と、前記結晶の一部の第３の半導体層を選択
的に除去する工程と、前記除去部の第２の半導体層上に
第１の半導体装置を形成し、前記除去部以外の第３の半
導体層上に第２の半導体装置を形成する工程を行えば良
い。
導体層と第２の半導体層と第３の半導体層を順次結晶成
長する工程と、前記結晶の一部の第３の半導体層を選択
的に除去する工程と、前記除去部の第２の半導体層上に
第１の半導体装置を形成し、前記除去部以外の第３の半
導体層上に第２の半導体装置を形成する工程を行えば良
い。
（作用）
本発明の半導体集積装置における基本的半導体素子は、
本発明者らが出願した特願昭６１−０５２８７３号及び
特願昭６１−０９２６３９号に示されているように、制
御電極とチャネルの間にペテロ接合を含み、且つ制御電
極の直下の半導体材料が原則的に高抵抗であるため、動
作モードが空乏層変調モードと電荷蓄積モードの両方を
有することができる。従って、制御可能なチャネル電荷
量が大きくでき、素子の電流駆動能力が向上し、結果的
に素子の高速化が可能となる。また、制御電極とオーミ
ック電極間の電流立ち上がり電圧（Ｖｒ）が高く、従っ
て、見かけ上のショットキー障壁が高くなり、例えばＤ
ＣＦＬ回路等を用いた集積回路の動作雑音余裕度を高め
られる。更に、チャネルアスペクト比を大きく取れるな
め、高性能な短チヤネル素子を容易に実現できる。本発
明の半導体集積装置は、原理的に、前記素子の表面の高
抵抗半導体層の膜厚を増減することにより、素子の電流
しきい値電圧を制御できることを用いたもので、例えば
エンハンスメント型とデイプリージョン型の素子の集積
化による特有の作用・効果を有することができる。また
、Ｅ／Ｄ構成の場合、Ｄ−ＦＥＴ側の表面の高抵抗半導
体層の一部に不純物を添加し、実質的にＤ−ＦＥＴの相
互コンダクタンスを高めることもできる。以上説明した
原理０作用は、キャリアが電子と正孔のいづれに対して
も共通である。
本発明者らが出願した特願昭６１−０５２８７３号及び
特願昭６１−０９２６３９号に示されているように、制
御電極とチャネルの間にペテロ接合を含み、且つ制御電
極の直下の半導体材料が原則的に高抵抗であるため、動
作モードが空乏層変調モードと電荷蓄積モードの両方を
有することができる。従って、制御可能なチャネル電荷
量が大きくでき、素子の電流駆動能力が向上し、結果的
に素子の高速化が可能となる。また、制御電極とオーミ
ック電極間の電流立ち上がり電圧（Ｖｒ）が高く、従っ
て、見かけ上のショットキー障壁が高くなり、例えばＤ
ＣＦＬ回路等を用いた集積回路の動作雑音余裕度を高め
られる。更に、チャネルアスペクト比を大きく取れるな
め、高性能な短チヤネル素子を容易に実現できる。本発
明の半導体集積装置は、原理的に、前記素子の表面の高
抵抗半導体層の膜厚を増減することにより、素子の電流
しきい値電圧を制御できることを用いたもので、例えば
エンハンスメント型とデイプリージョン型の素子の集積
化による特有の作用・効果を有することができる。また
、Ｅ／Ｄ構成の場合、Ｄ−ＦＥＴ側の表面の高抵抗半導
体層の一部に不純物を添加し、実質的にＤ−ＦＥＴの相
互コンダクタンスを高めることもできる。以上説明した
原理０作用は、キャリアが電子と正孔のいづれに対して
も共通である。
また、本発明の製造方法においては、均一性の高いエピ
タキシャル成長した結晶を用い、しかも第５の半導体層
はウェットあるいはドライエツチング法を用いて選択的
に除去されるため素子のしきい値電圧のバラツキも小さ
くできる。従って、例えば、雑音余裕度の制限が非常に
厳しいＥ／Ｄ構成のＤＣＦＬ回路を容易に形成でき、回
路の動作雑音余裕度の高い高速な半導体集積装置を得る
ことができる。
タキシャル成長した結晶を用い、しかも第５の半導体層
はウェットあるいはドライエツチング法を用いて選択的
に除去されるため素子のしきい値電圧のバラツキも小さ
くできる。従って、例えば、雑音余裕度の制限が非常に
厳しいＥ／Ｄ構成のＤＣＦＬ回路を容易に形成でき、回
路の動作雑音余裕度の高い高速な半導体集積装置を得る
ことができる。
（実施例１）
次に本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例の半導体集積装置の要部構
造断面図である。第１図において、半絶縁性基板９上の
半導体層１としてアンドープのＧａＡｓ、第１の半導体
層２としてＮ型のＧａＡｓ、第２の半導体層３としてア
ンドープのＡｌｏ、３Ｇａｏ、７ＡＳ、第３の半導体層
４としてアンドープのＧａＡｓ、オーミック電極５とし
てＡｕＧｅ／Ｎｉ、制御電極６及び７としてＷＳｉをそ
れぞれ用いる。また、Ｎ型の高不純物密度領域８は、Ｓ
ｉイオンのドーズ量が約５ Ｘ １０１３ｃｍ−２で、
加速電圧が約５０ｋｅＶの条件でイオン注入した後、９
００°Ｃの短時間熱処理により形成されている。尚、本
実施例における各半導体層の膜厚及び不純物密度の代表
例を示すと、 図示記号 膜厚（Ａ） 不純物密度（Ｘ １０１８１０ｌ８ アンドープ アンドープ アンドープ である。本実施例における制御電極６を有するＥ−ＦＥ
Ｔ及び制御電極７を有するＤ−ＦＥＴの代表的性能指数
を例示すると、 性能指数 Ｅ−ＦＥＴ Ｄ−ＦＥＴＩ、
ｇ（ｌｌｒｒｉ） １ １Ｖ収
Ｖ） ０．２ −０．６ｇｍ（ｍ
ｓ／ｍｍ） ３５０ ３００Ｖｒ（Ｖ
） １．１５ １ＢＹ−■）８
８ である。ここで、Ｌｇは制御電極の長さ（ゲート長）、
Ｖｔはしきい値電圧、ｇｍは相互コンダクタンス、Ｖｒ
はゲート順方向立ち上がり電圧、ＢＶｇはゲート耐圧を
表わしている。特に、Ｖｒは共に約１ｖであり、従来の
ＧａＡｓＭＥＳＦＥＴに比較して約０．４ｖ改善されて
いる。また、ゲート耐圧も従来 ＧａＡｓＭＥＳＦＥＴの約２倍である。更に、半導体集
積装置の高速性の指標であるｇｍも十分に大きかった。
造断面図である。第１図において、半絶縁性基板９上の
半導体層１としてアンドープのＧａＡｓ、第１の半導体
層２としてＮ型のＧａＡｓ、第２の半導体層３としてア
ンドープのＡｌｏ、３Ｇａｏ、７ＡＳ、第３の半導体層
４としてアンドープのＧａＡｓ、オーミック電極５とし
てＡｕＧｅ／Ｎｉ、制御電極６及び７としてＷＳｉをそ
れぞれ用いる。また、Ｎ型の高不純物密度領域８は、Ｓ
ｉイオンのドーズ量が約５ Ｘ １０１３ｃｍ−２で、
加速電圧が約５０ｋｅＶの条件でイオン注入した後、９
００°Ｃの短時間熱処理により形成されている。尚、本
実施例における各半導体層の膜厚及び不純物密度の代表
例を示すと、 図示記号 膜厚（Ａ） 不純物密度（Ｘ １０１８１０ｌ８ アンドープ アンドープ アンドープ である。本実施例における制御電極６を有するＥ−ＦＥ
Ｔ及び制御電極７を有するＤ−ＦＥＴの代表的性能指数
を例示すると、 性能指数 Ｅ−ＦＥＴ Ｄ−ＦＥＴＩ、
ｇ（ｌｌｒｒｉ） １ １Ｖ収
Ｖ） ０．２ −０．６ｇｍ（ｍ
ｓ／ｍｍ） ３５０ ３００Ｖｒ（Ｖ
） １．１５ １ＢＹ−■）８
８ である。ここで、Ｌｇは制御電極の長さ（ゲート長）、
Ｖｔはしきい値電圧、ｇｍは相互コンダクタンス、Ｖｒ
はゲート順方向立ち上がり電圧、ＢＶｇはゲート耐圧を
表わしている。特に、Ｖｒは共に約１ｖであり、従来の
ＧａＡｓＭＥＳＦＥＴに比較して約０．４ｖ改善されて
いる。また、ゲート耐圧も従来 ＧａＡｓＭＥＳＦＥＴの約２倍である。更に、半導体集
積装置の高速性の指標であるｇｍも十分に大きかった。
本実施例の半導体集積装置を用いて、ＤＣＦＬ回路構成
のインバーター及びこれを用いたリング発振器を作製し
たところ、雑音余裕度的０．４Ｖ、無負荷でのゲート遅
延時間２５ｐｓ／ｓ、ゲート当りの消費電力０．６ｍＷ
と良好な結果を得た。また、１００°Ｃ近傍の高温にお
いても良好に動作し、本発明による半導体集積装置が、
十分な回路の動作雑音余裕度を有し、しかも高速かつ低
消費電力であることが分かった。
のインバーター及びこれを用いたリング発振器を作製し
たところ、雑音余裕度的０．４Ｖ、無負荷でのゲート遅
延時間２５ｐｓ／ｓ、ゲート当りの消費電力０．６ｍＷ
と良好な結果を得た。また、１００°Ｃ近傍の高温にお
いても良好に動作し、本発明による半導体集積装置が、
十分な回路の動作雑音余裕度を有し、しかも高速かつ低
消費電力であることが分かった。
尚、本実施例においては、Ｎ型の高不純物密度領域８を
イオン注入法によって形成したが、例えば、有機金属気
相成長法（ＭＯＣＶＤ法）を用いて、Ｎ型の高不純物密
度半導体層（例えば、Ｎ−ＧａＡｓ）を選択的にエピタ
キシャル成長する方法など他の方法でも形成できる。
イオン注入法によって形成したが、例えば、有機金属気
相成長法（ＭＯＣＶＤ法）を用いて、Ｎ型の高不純物密
度半導体層（例えば、Ｎ−ＧａＡｓ）を選択的にエピタ
キシャル成長する方法など他の方法でも形成できる。
（実施例２）
第２図は、本発明の他の実施例の半導体集積装置の要部
構造断面図である。第２図において、半絶縁性基板９上
の半導体層２１としてアンドープのＧａＡｓ、半導体層
２２としてアンドープのＡｌｏ、３Ｇａｏ、７Ａｓ、半
導体層２３としてアンドープのＧａＡｓ、第１の半導体
層２としてＮ型のＧａＡｓ、第２の半導体層３としてア
ンドープのＡＩｏ３Ｇａｏ、７Ａｓ、第３の半導体層４
のうち２４としてＮ型ＧａＡｓ、 ２５としてアンドー
プのＧａＡｓ、オーミック電極５としてＡｕＧｅ／Ｎｉ
、制御電極６及び７としてＷＳｉをそれぞれ用いる。更
に、Ｎ型の高不純物密度領域８は、Ｓｉイオンのドーズ
量が約５Ｘ１０１３ｃｍ−２で、加速電圧が約５０ｋｅ
Ｖの条件でイオン注入した後、また、Ｎ型の中間不純物
密度領域２６は、Ｓｉイオンのドーズ量が約Ｉ×１０１
３ｃｍ−２で、加速電圧が約３０ｋｅＶの条件でイオン
注入した後、９００°Ｃの短時間熱処理により形成され
ている。尚、本実施例における各半導体層の膜力５鳳１
ワｒ（Ａ） 不純物密度（Ｘ １０１８１０ｌ８ アンドープ アンドープ アンドープ アンドープ アンドープ である。本実施例における制御電極６を有するＥ−ＦＥ
Ｔ及び制御電極７を有するＤ−ＦＥＴの代表的性能指数
を例示すると、 性能指数 Ｌｇ（ｐｍ） ■賢■） ｇｍ（ｍｓ／ｍｍ） Ｖｒ（Ｖ） ＢＶｇ（Ｖ） −ＦＥＴ ０．２ １．１５ −ＦＥＴ 一〇、６ ０．９ である。本実施例においては、Ｄ−ＦＥＴ側においてＮ
型のＧａＡｓ層２４を設けているため、制御電極７とチ
ャネル層２及び２４との距離が短くなり、Ｄ−ＦＥＴの
ｇｍが増加し、高速化により有利になっている。また、
制御電極６及び７の近傍にＮ型の中間不純物密度領域２
６を設け、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄＤｒａｉｎ）構造としているため、ゲート耐圧も増加
している。更に、ＡｌＧａＡｓからなるヘテロバッファ
層２２を設けているために、短チヤネル効果が小さく、
チャネル長の短い素子においても良好な特性を得ること
ができた。また、本実施例の半導体集積装置を用いて、
ＤＣＦＬ回路構成のインバーター及びこれを用いたリン
グ発振器を作製したところ、雑音余裕度約０．４Ｖ、無
負荷でのゲート遅延時間２５ｐｓ／ｓ、ゲート当りの消
費電力０．６ｍＷと良好な結果を得た。また、１００°
Ｃ近傍の高温においても良好に動作し、本発明による半
導体集積装置が、十分な回路の動作雑音余裕度を有し、
しかも高速かつ低消費電力であることが分かった。
構造断面図である。第２図において、半絶縁性基板９上
の半導体層２１としてアンドープのＧａＡｓ、半導体層
２２としてアンドープのＡｌｏ、３Ｇａｏ、７Ａｓ、半
導体層２３としてアンドープのＧａＡｓ、第１の半導体
層２としてＮ型のＧａＡｓ、第２の半導体層３としてア
ンドープのＡＩｏ３Ｇａｏ、７Ａｓ、第３の半導体層４
のうち２４としてＮ型ＧａＡｓ、 ２５としてアンドー
プのＧａＡｓ、オーミック電極５としてＡｕＧｅ／Ｎｉ
、制御電極６及び７としてＷＳｉをそれぞれ用いる。更
に、Ｎ型の高不純物密度領域８は、Ｓｉイオンのドーズ
量が約５Ｘ１０１３ｃｍ−２で、加速電圧が約５０ｋｅ
Ｖの条件でイオン注入した後、また、Ｎ型の中間不純物
密度領域２６は、Ｓｉイオンのドーズ量が約Ｉ×１０１
３ｃｍ−２で、加速電圧が約３０ｋｅＶの条件でイオン
注入した後、９００°Ｃの短時間熱処理により形成され
ている。尚、本実施例における各半導体層の膜力５鳳１
ワｒ（Ａ） 不純物密度（Ｘ １０１８１０ｌ８ アンドープ アンドープ アンドープ アンドープ アンドープ である。本実施例における制御電極６を有するＥ−ＦＥ
Ｔ及び制御電極７を有するＤ−ＦＥＴの代表的性能指数
を例示すると、 性能指数 Ｌｇ（ｐｍ） ■賢■） ｇｍ（ｍｓ／ｍｍ） Ｖｒ（Ｖ） ＢＶｇ（Ｖ） −ＦＥＴ ０．２ １．１５ −ＦＥＴ 一〇、６ ０．９ である。本実施例においては、Ｄ−ＦＥＴ側においてＮ
型のＧａＡｓ層２４を設けているため、制御電極７とチ
ャネル層２及び２４との距離が短くなり、Ｄ−ＦＥＴの
ｇｍが増加し、高速化により有利になっている。また、
制御電極６及び７の近傍にＮ型の中間不純物密度領域２
６を設け、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄＤｒａｉｎ）構造としているため、ゲート耐圧も増加
している。更に、ＡｌＧａＡｓからなるヘテロバッファ
層２２を設けているために、短チヤネル効果が小さく、
チャネル長の短い素子においても良好な特性を得ること
ができた。また、本実施例の半導体集積装置を用いて、
ＤＣＦＬ回路構成のインバーター及びこれを用いたリン
グ発振器を作製したところ、雑音余裕度約０．４Ｖ、無
負荷でのゲート遅延時間２５ｐｓ／ｓ、ゲート当りの消
費電力０．６ｍＷと良好な結果を得た。また、１００°
Ｃ近傍の高温においても良好に動作し、本発明による半
導体集積装置が、十分な回路の動作雑音余裕度を有し、
しかも高速かつ低消費電力であることが分かった。
以上の実施例においては、電子をキャリアとする半導体
集積装置について述べてきたが、正孔をキャリアとする
場合にも本発明の原理は同様に成り立つ。次に、正孔を
キャリアとする半導体集積装置の実施例について述べる
。
集積装置について述べてきたが、正孔をキャリアとする
場合にも本発明の原理は同様に成り立つ。次に、正孔を
キャリアとする半導体集積装置の実施例について述べる
。
（実施例３）
本実施例の半導体集積装置の要部構造断面図は第１図と
同様である。第１図において、半絶縁性基板９上の半導
体層１としてアンドープのＧａＡｓ 、第１の半導体層
２としてＰ型のＧｅ、第２の半導体層３としてアンドー
プのＡｌｏ、３Ｇａｏ、７Ａｓ、第３の半導体層４とし
てアンドープのＧｅ、オーミック電極５としてＡｕＺｎ
、制御電極６及び７としてＷＳｉをそれぞれ用いる。ま
た、Ｐ型の高不純物密度領域８は、Ｂｅイオンのドーズ
量が約５ Ｘ １０１３ｃｍ−２で、加速電圧が約５０
ｋｅＶの条件でイオン注入した後、９００°Ｃの短時間
熱処理により形成されている。尚、本実施例における各
半導体層の膜厚及び不純物密度の代表例を示すと、 図示記号 月短享（Ａ） 不純物密度（Ｘ Ｉ
Ｑ”ｃｍ−３）１ ５０００ アン
ドープ３２５０ アンドープ ４２５０ アンドープ である。本実施例においても、電子をキャリアとする場
合と同様に、特にＶｒに関して、従来のＧａＡｓＭＥＳ
ＦＥＴに比較して改善がみられた。また、本発明による
半導体集積装置が、十分な回路の動作雑音余裕度を有し
、しかも高速かつ低消費電力であることも分かった。
同様である。第１図において、半絶縁性基板９上の半導
体層１としてアンドープのＧａＡｓ 、第１の半導体層
２としてＰ型のＧｅ、第２の半導体層３としてアンドー
プのＡｌｏ、３Ｇａｏ、７Ａｓ、第３の半導体層４とし
てアンドープのＧｅ、オーミック電極５としてＡｕＺｎ
、制御電極６及び７としてＷＳｉをそれぞれ用いる。ま
た、Ｐ型の高不純物密度領域８は、Ｂｅイオンのドーズ
量が約５ Ｘ １０１３ｃｍ−２で、加速電圧が約５０
ｋｅＶの条件でイオン注入した後、９００°Ｃの短時間
熱処理により形成されている。尚、本実施例における各
半導体層の膜厚及び不純物密度の代表例を示すと、 図示記号 月短享（Ａ） 不純物密度（Ｘ Ｉ
Ｑ”ｃｍ−３）１ ５０００ アン
ドープ３２５０ アンドープ ４２５０ アンドープ である。本実施例においても、電子をキャリアとする場
合と同様に、特にＶｒに関して、従来のＧａＡｓＭＥＳ
ＦＥＴに比較して改善がみられた。また、本発明による
半導体集積装置が、十分な回路の動作雑音余裕度を有し
、しかも高速かつ低消費電力であることも分かった。
この実施例３は、電子をキャリアとする半導体集積装置
の実施例１と対をなすものであるが、本発明の原理に照
合すれば、実施例２に対応した正孔キャリアとする半導
体集積装置が実現可能なことは明らかである。
の実施例１と対をなすものであるが、本発明の原理に照
合すれば、実施例２に対応した正孔キャリアとする半導
体集積装置が実現可能なことは明らかである。
以上実施例１から実施例３においては、ＧａＡｓ、Ａｌ
ＧａＡｓ、Ｇｅを半導体材料として用いたが、ＩｎＧａ
Ａｓ、ＩｎＡｌＡｓ、ＩｎＰ、ＧａＳｂ、ＩｎＳｂ、Ｓ
ｉなど他の半導体材料を用いることも可能である。
ＧａＡｓ、Ｇｅを半導体材料として用いたが、ＩｎＧａ
Ａｓ、ＩｎＡｌＡｓ、ＩｎＰ、ＧａＳｂ、ＩｎＳｂ、Ｓ
ｉなど他の半導体材料を用いることも可能である。
次に、本発明の半導体集積装置の製造方法の実施例につ
いて述べる。
いて述べる。
（実施例４）
第３図（ａ）〜（Ｃ）は、本発明の一実施例の半導体集
積装置製造方法の要部製造工程である。第３図（ａ）は
、半導体結晶の断面図である。第３図（ａ）において、
半絶縁性基板９上の半導体層１としてアンドープのＧａ
Ａｓ、第１の半導体層２としてＮ型のＧａＡｓ、第２の
半導体層３としてアンドープのＡｌｏ、５Ｇａｏ、５Ａ
ｓ、第３の半導体層４としてアンドープのＧａＡｓを、
分子線エピタキシャル（ＭＢＥ）法を用いて、各々連続
的に成長する。次に、第３図（ｂ）に示すように、Ｄ−
ＦＥＴとなる領域をフォトレジスト（ＰＲ）３１でマス
クし、ＣＣＬ２Ｆ２とＨｅの混合ガス３２でドライエツ
チングして、第３の半導体層４のアンドープのＧａＡｓ
を選択的に除去し、Ｅ−ＦＥＴとなる領域を形成する。
積装置製造方法の要部製造工程である。第３図（ａ）は
、半導体結晶の断面図である。第３図（ａ）において、
半絶縁性基板９上の半導体層１としてアンドープのＧａ
Ａｓ、第１の半導体層２としてＮ型のＧａＡｓ、第２の
半導体層３としてアンドープのＡｌｏ、５Ｇａｏ、５Ａ
ｓ、第３の半導体層４としてアンドープのＧａＡｓを、
分子線エピタキシャル（ＭＢＥ）法を用いて、各々連続
的に成長する。次に、第３図（ｂ）に示すように、Ｄ−
ＦＥＴとなる領域をフォトレジスト（ＰＲ）３１でマス
クし、ＣＣＬ２Ｆ２とＨｅの混合ガス３２でドライエツ
チングして、第３の半導体層４のアンドープのＧａＡｓ
を選択的に除去し、Ｅ−ＦＥＴとなる領域を形成する。
次に、第３図（ｃ）に示すように、前記ＰＲ除去後、Ｗ
Ｓｉをスパッタ法で堆積し、ドライエツチング法で加工
する。その後、Ｓｉイオン３３をドーズ量が約５ Ｘ
１０１３ｃｍ−２で、加速電圧が約５０ｋｅＶの条件で
イオン注入した後、９００°Ｃの短時間熱処理を施す。
Ｓｉをスパッタ法で堆積し、ドライエツチング法で加工
する。その後、Ｓｉイオン３３をドーズ量が約５ Ｘ
１０１３ｃｍ−２で、加速電圧が約５０ｋｅＶの条件で
イオン注入した後、９００°Ｃの短時間熱処理を施す。
その後、オーミック電極５としてＡｕＧｅ／Ｎｉを蒸着
し、熱処理により合金化する。最後に、素子間の配線を
行い完成させる。尚、本実施例における各半導体層の膜
厚及び不純物密度の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（Ｘ １０
１８ｃ１０ｌ８ ５０００ アンド
ープ３２５０ アンドープ ４２５０ アンドープ である。本実施例において得られた素子のしきい値電圧
Ｖｔの標準偏差σＶｔは、約２０ｍＶと良好であった。
し、熱処理により合金化する。最後に、素子間の配線を
行い完成させる。尚、本実施例における各半導体層の膜
厚及び不純物密度の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（Ｘ １０
１８ｃ１０ｌ８ ５０００ アンド
ープ３２５０ アンドープ ４２５０ アンドープ である。本実施例において得られた素子のしきい値電圧
Ｖｔの標準偏差σＶｔは、約２０ｍＶと良好であった。
また、ＤＣＦＬ回路構成を用いて回路を作製したところ
、実施例１で示したものと同様の良好な性能を確認でき
た。更に、素子特性の均−性及び再現性も良好であった
。
、実施例１で示したものと同様の良好な性能を確認でき
た。更に、素子特性の均−性及び再現性も良好であった
。
尚、本実施例においては、ドライエツチング用のガス３
２として、０□、Ｃ１２，ＣＣｌ４．ＣＢｒＦ３．ＣＦ
４，５ｉＣ１４゜ＳＦ６．ＨＣｌ、ＨＢｒなどのガスの
組合せによる混合ガスを用いることも可能である。更に
、ドライエツチング用のガス３２の代わりに、酒石酸や
弗化アンモニウム液などを用いてもよい。
２として、０□、Ｃ１２，ＣＣｌ４．ＣＢｒＦ３．ＣＦ
４，５ｉＣ１４゜ＳＦ６．ＨＣｌ、ＨＢｒなどのガスの
組合せによる混合ガスを用いることも可能である。更に
、ドライエツチング用のガス３２の代わりに、酒石酸や
弗化アンモニウム液などを用いてもよい。
また、この実施例４は、電子をキャリアとする半導体集
積装置の製造方法であるが、本発明の原理に照合すれば
、原則的に、正孔をキャリアとする半導体集積装置の製
造方法としても同様に適応可能なことは明らかである。
積装置の製造方法であるが、本発明の原理に照合すれば
、原則的に、正孔をキャリアとする半導体集積装置の製
造方法としても同様に適応可能なことは明らかである。
（発明の効果）
以上説明したように、本発明によれば、回路の動作雑音
余裕度が大きく、しかも高速性及び低消費電力性に優れ
た半導体集積装置が実現できるという効果がある。更に
、均−性及び再現性が良好な製造方法により歩留りが向
上できるため、価格の低減にも非常に有効である。
余裕度が大きく、しかも高速性及び低消費電力性に優れ
た半導体集積装置が実現できるという効果がある。更に
、均−性及び再現性が良好な製造方法により歩留りが向
上できるため、価格の低減にも非常に有効である。
第１図および第２図は本発明の半導体集積装置の実施例
における模式的構造断面図、第３図（ａ）〜（Ｃ）は本
発明の半導体集積装置の製造方法の実施例における主な
製造工程を示す模式的構造断面図である。 １・・・アンドープＧａＡｓ層、２・・・第１の半導体
層（Ｎ型ＧａＡｓあるいはＰ型Ｇｅ）、３・・・第２の
半導体層（アンドープＡＩＧａＡｓ）、４・・・第３の
半導体層（アンドープＧａＡｓ）、５・・・オーミック
電極、６，７・・・制御電極、８・・・Ｎ型の高不純物
密度領域、９・・・基板、２１・・・アンドープＧａＡ
ｓ層、２２−・・アンドープＡｌＧａＡｓ、２３−・・
アンドープＧａＡｓ、２４・・・第３の半導体層（Ｎ型
ＧａＡｓあるいはＧｅ）、２５・・・第３の半導体層（
アンドープＧａＡｓ）、２６・・・Ｎ型の中間不純物密
度領域、３１・・・フォトレジスト、３２・・・ドライ
エツチング用混合ガス、３３・・・注入イオン。
における模式的構造断面図、第３図（ａ）〜（Ｃ）は本
発明の半導体集積装置の製造方法の実施例における主な
製造工程を示す模式的構造断面図である。 １・・・アンドープＧａＡｓ層、２・・・第１の半導体
層（Ｎ型ＧａＡｓあるいはＰ型Ｇｅ）、３・・・第２の
半導体層（アンドープＡＩＧａＡｓ）、４・・・第３の
半導体層（アンドープＧａＡｓ）、５・・・オーミック
電極、６，７・・・制御電極、８・・・Ｎ型の高不純物
密度領域、９・・・基板、２１・・・アンドープＧａＡ
ｓ層、２２−・・アンドープＡｌＧａＡｓ、２３−・・
アンドープＧａＡｓ、２４・・・第３の半導体層（Ｎ型
ＧａＡｓあるいはＧｅ）、２５・・・第３の半導体層（
アンドープＧａＡｓ）、２６・・・Ｎ型の中間不純物密
度領域、３１・・・フォトレジスト、３２・・・ドライ
エツチング用混合ガス、３３・・・注入イオン。
Claims (4)
- （１）高不純物密度の第１の半導体層上に設けられた低
不純物密度の第２の半導体層を有し、かつ第１の半導体
層はＮ型で第２の半導体層より大きい電子親和力を有し
、前記第２の半導体層上に設けられた制御電極と、この
制御電極を挟んだ両側に前記第１の半導体層と電気的に
接続された少なくとも２個のオーミック電極とを備えた
第１の半導体装置と、前記第１の半導体層上の前記第２
の半導体層上に設けられた低不純物密度の第３の半導体
層を有し、前記第３の半導体層上に設けられた制御電極
と、この制御電極を挟んだ両側に前記第１の半導体層と
電気的に接続された少なくとも２個のオーミック電極と
を備えた第２の半導体装置とを同一基板上に設けたこと
を特徴とする半導体集積装置。 - （２）特許請求の範囲第１項記載の半導体集積装置にお
いて、第１の半導体層が、第２の半導体層の電子親和力
とエネルギーギャップの和より小さい電子親和力とエネ
ルギーギャップの和を有するＰ型の半導体であることを
特徴とする半導体集積装置。 - （３）特許請求の範囲第１項及び第２項記載の半導体集
積装置において、低不純物密度の第３の半導体層の一部
に第１の半導体層と同じ導電型の不純物を添加したこと
を特徴とする半導体集積装置。 - （４）基板上に、第１の半導体層と第２の半導体層と第
３の半導体層を順次結晶成長する工程と、前記結晶の一
部の第３の半導体層を選択的に除去する工程と、前記除
去部の第２の半導体層上に第１の半導体装置を形成し、
前記除去部以外の第３の半導体層上に第２の半導体装置
を形成する工程を含むことを特徴とする特許請求の範囲
第１項乃至第３項記載の半導体集積装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161511A JPH0210746A (ja) | 1988-06-28 | 1988-06-28 | 半導体集積装置及びその製造方法 |
| DE68928395T DE68928395T2 (de) | 1988-06-28 | 1989-06-28 | Halbleitervorrichtung mit Verbindungshalbleiterfet mit E/D-Struktur mit hoher Geräuschmarge |
| EP89111778A EP0348944B1 (en) | 1988-06-28 | 1989-06-28 | Semiconductor device having compound semiconductor fet of E/D structure with high noise margin |
| US07/608,039 US5043776A (en) | 1988-06-28 | 1990-11-02 | Semiconductor device having compound semiconductor FET of E/D structure with high margin |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161511A JPH0210746A (ja) | 1988-06-28 | 1988-06-28 | 半導体集積装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210746A true JPH0210746A (ja) | 1990-01-16 |
Family
ID=15736453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161511A Pending JPH0210746A (ja) | 1988-06-28 | 1988-06-28 | 半導体集積装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014123665A (ja) * | 2012-12-21 | 2014-07-03 | Fujitsu Ltd | 半導体装置及びその製造方法、電源装置、高周波増幅器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168965A (ja) * | 1985-01-23 | 1986-07-30 | Hitachi Ltd | 半導体装置 |
| JPH01166571A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-06-28 JP JP63161511A patent/JPH0210746A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168965A (ja) * | 1985-01-23 | 1986-07-30 | Hitachi Ltd | 半導体装置 |
| JPH01166571A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014123665A (ja) * | 2012-12-21 | 2014-07-03 | Fujitsu Ltd | 半導体装置及びその製造方法、電源装置、高周波増幅器 |
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