JPH02108111A - クロック信号の停止検出回路 - Google Patents
クロック信号の停止検出回路Info
- Publication number
- JPH02108111A JPH02108111A JP26106688A JP26106688A JPH02108111A JP H02108111 A JPH02108111 A JP H02108111A JP 26106688 A JP26106688 A JP 26106688A JP 26106688 A JP26106688 A JP 26106688A JP H02108111 A JPH02108111 A JP H02108111A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- clock
- open collector
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ＩＩ要〕
ディジタル制御回路などにおいてきわめて重要な働きを
しているクロック信号の停止検出回路に関し、 クロック信号の停止を検出し、それに基づいてディジタ
ル制御回路などの動作をリセットさせることによって、
その動作の暴走や破…を防止することを目的とし、 クロック信号の一方は、第１のオープンコレクタＮＯＴ
回路を介して、一端を接地したコンデンサと、所定電圧
が印加された抵抗とを接続した、ＯＲ回路の一方の入力
端子に印加されるように回路が形成され、 クロック信号の他方は、ＮＯＴ回路と第２のオープンコ
レクタＮＯＴ回路を介して、一端を接地したコンデンサ
と、所定電圧が印加された抵抗とを接続した、ＯＲ回路
の他方の入力端子に印加されるように回路が形成され、 そのＯＲ回路の出力端子からクロック信号が口−レベル
あるいはハイレベルのどちらの状態で停止しても常に一
定のレベルのクロック停止信号を得るように構成する。
しているクロック信号の停止検出回路に関し、 クロック信号の停止を検出し、それに基づいてディジタ
ル制御回路などの動作をリセットさせることによって、
その動作の暴走や破…を防止することを目的とし、 クロック信号の一方は、第１のオープンコレクタＮＯＴ
回路を介して、一端を接地したコンデンサと、所定電圧
が印加された抵抗とを接続した、ＯＲ回路の一方の入力
端子に印加されるように回路が形成され、 クロック信号の他方は、ＮＯＴ回路と第２のオープンコ
レクタＮＯＴ回路を介して、一端を接地したコンデンサ
と、所定電圧が印加された抵抗とを接続した、ＯＲ回路
の他方の入力端子に印加されるように回路が形成され、 そのＯＲ回路の出力端子からクロック信号が口−レベル
あるいはハイレベルのどちらの状態で停止しても常に一
定のレベルのクロック停止信号を得るように構成する。
この発明は、各種のディジタル制御回路などにおいて重
要な働きをしているクロック信号、例えばコンピュータ
において、ＣＰＵがプログラムを処理する最小単位を作
るだめのクロック信号の停止検出回路に関するものであ
る。
要な働きをしているクロック信号、例えばコンピュータ
において、ＣＰＵがプログラムを処理する最小単位を作
るだめのクロック信号の停止検出回路に関するものであ
る。
各種のディジタル制御回路、例えばコンピュータにおい
て、クロック信号は動物で言えば心臓のようなきわめて
重要な働きをしている。
て、クロック信号は動物で言えば心臓のようなきわめて
重要な働きをしている。
従来は、このクロック信号の停止を検出し、その検出に
基づいてディジタル制御回路などの動作をリセットさせ
るようにしたものはなかった。
基づいてディジタル制御回路などの動作をリセットさせ
るようにしたものはなかった。
従って、もしこのクロック信号が停止すると、ディジタ
ル制御回路などの動作が暴走したり、破損することにな
る。従って、このクロック信号の停止をすばやく検出し
、例えばＣＰＵをはじめとする各制御回路の動作をリセ
ットさせなければならない、と言った課題があった。
ル制御回路などの動作が暴走したり、破損することにな
る。従って、このクロック信号の停止をすばやく検出し
、例えばＣＰＵをはじめとする各制御回路の動作をリセ
ットさせなければならない、と言った課題があった。
この発明は、クロック信号の停止を検出し、それに基づ
いてディジタル制御回路などの動作をリセットさせるこ
とによって、その動作の暴走や破損を防止することを目
的とする。
いてディジタル制御回路などの動作をリセットさせるこ
とによって、その動作の暴走や破損を防止することを目
的とする。
この発明において前記のような課題を解決するための手
段を、図面を参照して説明すると、クロック信号Ｃ３の
一方Ｃ８１は、第１のオープンコレクタＮＯＴ回路１を
介して、一端を接地したコンデンサＣ１と、所定電圧＋
５Ｖが印加された抵抗Ｒ，とを接続した、ＯＲ回路２の
一方の入力端子に印加されるように回路が形成され、ク
ロック信号Ｃ３の他方ＣＳ、は、ＮＯＴ回Ａ？８３と第
２のオープンコレクタＮＯＴ回路４を介して、一端を接
地したコンデンサＣ２と、所定電圧＋５ｖが印加された
抵抗Ｒ２とを接続した、ＯＲ回路２の他方の入力端子に
印加されるように回路が形成され、そのＯＲ回路２の出
力端子からクロック信号がローレベルあるいはハイレベ
ルのどちらの状態で停止しても常に一定のレベルのクロ
ック停止信号を得るように構成したクロック信号の停止
検出回路としたものである。
段を、図面を参照して説明すると、クロック信号Ｃ３の
一方Ｃ８１は、第１のオープンコレクタＮＯＴ回路１を
介して、一端を接地したコンデンサＣ１と、所定電圧＋
５Ｖが印加された抵抗Ｒ，とを接続した、ＯＲ回路２の
一方の入力端子に印加されるように回路が形成され、ク
ロック信号Ｃ３の他方ＣＳ、は、ＮＯＴ回Ａ？８３と第
２のオープンコレクタＮＯＴ回路４を介して、一端を接
地したコンデンサＣ２と、所定電圧＋５ｖが印加された
抵抗Ｒ２とを接続した、ＯＲ回路２の他方の入力端子に
印加されるように回路が形成され、そのＯＲ回路２の出
力端子からクロック信号がローレベルあるいはハイレベ
ルのどちらの状態で停止しても常に一定のレベルのクロ
ック停止信号を得るように構成したクロック信号の停止
検出回路としたものである。
クロック信号は、例えば＋５ｖとＯＶが短時間にきわめ
て正確なパルス幅で交互に変化しており、従って、＋５
ｙあるいはＯｖのどちらかで停止することが考えられる
ので、そのどちらの状態で停止してもクロック停止信号
が得られるようにしなければならない。
て正確なパルス幅で交互に変化しており、従って、＋５
ｙあるいはＯｖのどちらかで停止することが考えられる
ので、そのどちらの状態で停止してもクロック停止信号
が得られるようにしなければならない。
前記のような手段により、クロック信号がＯｖで停止し
た場合には、前記第１のオープンコレクタＮＯＴ回路１
からの出力はハイレベル（以下、１”という）、すなわ
ち、この第１のオープンコレクタＮＯＴ回路ｌは開路状
態となって、コンデンサＣ１は抵抗Ｒ，を通して＋５ｖ
に充電されて、ＯＲ回路２の一方の入力端子は“１”と
なる。
た場合には、前記第１のオープンコレクタＮＯＴ回路１
からの出力はハイレベル（以下、１”という）、すなわ
ち、この第１のオープンコレクタＮＯＴ回路ｌは開路状
態となって、コンデンサＣ１は抵抗Ｒ，を通して＋５ｖ
に充電されて、ＯＲ回路２の一方の入力端子は“１”と
なる。
一方、前記ＮＯＴ回路３の出力側が“１”となるので、
前記第２のオープンコレクタＮＯＴ回路４の入力側が“
１”で、出力側がローレベル（以下、“Ｏ”という）、
すなわち、この第２のオープンコレクタＮＯＴ回路４は
閉路状態となり、抵抗Ｒｚを通した電流がコンデンサＣ
２に充電されず、ＯＲ回路２の他方の入力端子は“０”
となるので、ＯＲ回路２の出力側が１″となるクロック
停止信号が得られる。
前記第２のオープンコレクタＮＯＴ回路４の入力側が“
１”で、出力側がローレベル（以下、“Ｏ”という）、
すなわち、この第２のオープンコレクタＮＯＴ回路４は
閉路状態となり、抵抗Ｒｚを通した電流がコンデンサＣ
２に充電されず、ＯＲ回路２の他方の入力端子は“０”
となるので、ＯＲ回路２の出力側が１″となるクロック
停止信号が得られる。
また、クロック信号が＋５ｖで停止した場合には、前記
第１のオープンコレクタＮＯＴ回路１からの出力は“０
”、すなわち、この第１のオープンコレクタＮＯＴ回路
１は閉路状態となって、抵抗Ｒ１を通した電流がコンデ
ンサＣＩに充電されないので、前記ＯＲ回路２の一方の
入力端子は＠Ｏ”である。
第１のオープンコレクタＮＯＴ回路１からの出力は“０
”、すなわち、この第１のオープンコレクタＮＯＴ回路
１は閉路状態となって、抵抗Ｒ１を通した電流がコンデ
ンサＣＩに充電されないので、前記ＯＲ回路２の一方の
入力端子は＠Ｏ”である。
一方、前記ＮＯＴ回路３の出力側が“０”となるので、
前記第２のオープンコレクタＮＯＴ回路４の入力側が“
０”で、出力側が“１”、すなわち、この第２のオープ
ンコレクタＮＯＴ回路４は開路状態となり、コンデンサ
Ｃ２は抵抗Ｒ２を通して＋５Ｖに充電されて、ＯＲ回路
２の他方の入力端子は“１”となるので、ＯＲ回路２の
出力側が“１”となるクロック停止信号が得られる。
前記第２のオープンコレクタＮＯＴ回路４の入力側が“
０”で、出力側が“１”、すなわち、この第２のオープ
ンコレクタＮＯＴ回路４は開路状態となり、コンデンサ
Ｃ２は抵抗Ｒ２を通して＋５Ｖに充電されて、ＯＲ回路
２の他方の入力端子は“１”となるので、ＯＲ回路２の
出力側が“１”となるクロック停止信号が得られる。
なお、クロック信号が正常の場合には、前記ＯＲ回路２
０両入力端子側に接続されたコンデンサＣＩ、Ｃｚと抵
抗Ｒｒ、Ｒ２の時定数ＣＩＲ＋ 、 Ｃｚ Ｒ２が比較
的に大きいので、＋５ＶとＯＶが短時間に交互に変化す
るクロック信号で前記コンデンサＣ＋。
０両入力端子側に接続されたコンデンサＣＩ、Ｃｚと抵
抗Ｒｒ、Ｒ２の時定数ＣＩＲ＋ 、 Ｃｚ Ｒ２が比較
的に大きいので、＋５ＶとＯＶが短時間に交互に変化す
るクロック信号で前記コンデンサＣ＋。
Ｃ２が充電されることはなく、ＯＲ回路２０両入力端子
側は常に“０”であり、ＯＲ回路２の出力側は常に°０
”となり、従って、前記のような“１”となるクロック
停止信号は得られない。
側は常に“０”であり、ＯＲ回路２の出力側は常に°０
”となり、従って、前記のような“１”となるクロック
停止信号は得られない。
第１図はこの発明のクロック信号の停止検出回路の実施
例を示すもので、クロック信号ＣＳの一方Ｃ３，は、第
１のオープンコレクタＮＯＴ回路１を介して、一端を接
地したコンデンサＣ１と、所定電圧＋５ｖが印加された
抵抗Ｒ１とを接続した、ＯＲ回路２の一方の入力端子に
印加されるように回路が形成され、クロック信号の他方
Ｃ８２は、ＮＯＴ回路３と第２のオープンコレクタＮ。
例を示すもので、クロック信号ＣＳの一方Ｃ３，は、第
１のオープンコレクタＮＯＴ回路１を介して、一端を接
地したコンデンサＣ１と、所定電圧＋５ｖが印加された
抵抗Ｒ１とを接続した、ＯＲ回路２の一方の入力端子に
印加されるように回路が形成され、クロック信号の他方
Ｃ８２は、ＮＯＴ回路３と第２のオープンコレクタＮ。
Ｔ回路４を介して、一端を接地したコンデンサＣ２と、
所定電圧＋５Ｖが印加された抵抗Ｒ２とを接続した、Ｏ
Ｒ回路２の他方の入力端子に印加されるように回路が形
成され、そのＯＲ回路２の出力端子からクロック信号が
１０″あるいは１″のどちらの状態で停止しても常に一
定の“１”状態のクロック停止信号を得るように構成し
たものである。
所定電圧＋５Ｖが印加された抵抗Ｒ２とを接続した、Ｏ
Ｒ回路２の他方の入力端子に印加されるように回路が形
成され、そのＯＲ回路２の出力端子からクロック信号が
１０″あるいは１″のどちらの状態で停止しても常に一
定の“１”状態のクロック停止信号を得るように構成し
たものである。
このように構成されたクロック信号の停止検出回路で得
られたクロック停止信号に基づいて、ディジタル制御回
路の動作をリセットさせるリセット信号を得るムこは、
ｇｉ線で図示したように、クロック停止信号を、さらに
第３のオープンコレクタＮＯＴ回路５を介して、一端を
接地したコンデンサＣ１と、所定電圧＋５ｖが印加され
た抵抗Ｒ１とを接続した、比較器６の一方の入力端子に
印加されるように回路が形成され、この比較器６の他方
の入力端子には基準電圧が印加されている。
られたクロック停止信号に基づいて、ディジタル制御回
路の動作をリセットさせるリセット信号を得るムこは、
ｇｉ線で図示したように、クロック停止信号を、さらに
第３のオープンコレクタＮＯＴ回路５を介して、一端を
接地したコンデンサＣ１と、所定電圧＋５ｖが印加され
た抵抗Ｒ１とを接続した、比較器６の一方の入力端子に
印加されるように回路が形成され、この比較器６の他方
の入力端子には基準電圧が印加されている。
次に前記のような回路によって、クロック停止信号およ
びこのクロック停止信号に基づいてディジタル制御回路
の動作をリセットさせるリセ・ノド信号が得られる動作
を説明する。
びこのクロック停止信号に基づいてディジタル制御回路
の動作をリセットさせるリセ・ノド信号が得られる動作
を説明する。
クロック信号は、例えば＋５ｖとＯｖが短時間にきわめ
て正確なパルス幅で交互に変化しており、クロック信号
がＯＶで停止した場合には、前記第１のオープンコレク
タＮＯＴ回路１からの出力は１″、すなわちこの第１の
オープンコレクタＮＯＴ回路１は開路状態となって、コ
ンデンサＣ３は抵抗Ｒ，を通して＋５ｖに充電されて、
ＯＲ回路２の一方の入力端子は“１”となる。
て正確なパルス幅で交互に変化しており、クロック信号
がＯＶで停止した場合には、前記第１のオープンコレク
タＮＯＴ回路１からの出力は１″、すなわちこの第１の
オープンコレクタＮＯＴ回路１は開路状態となって、コ
ンデンサＣ３は抵抗Ｒ，を通して＋５ｖに充電されて、
ＯＲ回路２の一方の入力端子は“１”となる。
一方、前記ＮＯＴ回路３の出力側が“１”となるので、
前記第２のオープンコレクタＮＯＴ回路４の入力端が“
１”で、出力側が“０”、すなわち、この第２のオープ
ンコレクタＮ０ＴＩｉ１４は閉路状態となり、抵抗Ｒ２
を通した電流がコンデンサＣ２に充電されず、ＯＲ回路
２の他方の入力端子は“０”となるので、ＯＲ回路２の
出力側が“１”となるクロック停止信号が得られる。
前記第２のオープンコレクタＮＯＴ回路４の入力端が“
１”で、出力側が“０”、すなわち、この第２のオープ
ンコレクタＮ０ＴＩｉ１４は閉路状態となり、抵抗Ｒ２
を通した電流がコンデンサＣ２に充電されず、ＯＲ回路
２の他方の入力端子は“０”となるので、ＯＲ回路２の
出力側が“１”となるクロック停止信号が得られる。
また、クロック信号が＋５■で停止した場合には、前記
第１のオープンコレクタＮｏＴ回路１がらの出力は“０
”、すなわち、この第１のオープンコレクタＮＯＴ回路
１は閉路状態となって、抵抗Ｒ３を通した電流がコンデ
ンサｃ１に充電されないので、前記ＯＲ回路２の一方の
入力端子は“０″である。
第１のオープンコレクタＮｏＴ回路１がらの出力は“０
”、すなわち、この第１のオープンコレクタＮＯＴ回路
１は閉路状態となって、抵抗Ｒ３を通した電流がコンデ
ンサｃ１に充電されないので、前記ＯＲ回路２の一方の
入力端子は“０″である。
一方、前記ＮＯＴ回路３の出力側が“０”となるので、
前記第２のオープンコレクタＮＯＴ回路４０入力端が“
０”で、出力側が“１”、すなわち、この第２のオ°−
プンコレクタＮＯＴ回路４は開路状態となり、コンデン
サｃ２は抵抗Ｒ２を通して＋５Ｖに充電されて、ＯＲ回
路２の他方の入力端子は“１”となるので、ＯＲ回路２
の出力側が“１′となるクロック停止信号が得られる。
前記第２のオープンコレクタＮＯＴ回路４０入力端が“
０”で、出力側が“１”、すなわち、この第２のオ°−
プンコレクタＮＯＴ回路４は開路状態となり、コンデン
サｃ２は抵抗Ｒ２を通して＋５Ｖに充電されて、ＯＲ回
路２の他方の入力端子は“１”となるので、ＯＲ回路２
の出力側が“１′となるクロック停止信号が得られる。
このようにＯＲ回路２の出力側から得られたクロック停
止信号“１″が第３のオープンコレクタＮＯＴ回路５の
入力端子に印加されると、その出力は“０”、すなわち
、この第３のオープンコレクタＮＯＴ回路５は閉路状態
となって、抵抗Ｒ１を通した電流がコンデンサＣ１に充
電されないので、前記比較器６の一方の入力端子は“０
”となり、比較器６の出力側からは基準電圧に相当した
ディジタル制御回路の動作をリセットさせるリセット信
号が得られる。
止信号“１″が第３のオープンコレクタＮＯＴ回路５の
入力端子に印加されると、その出力は“０”、すなわち
、この第３のオープンコレクタＮＯＴ回路５は閉路状態
となって、抵抗Ｒ１を通した電流がコンデンサＣ１に充
電されないので、前記比較器６の一方の入力端子は“０
”となり、比較器６の出力側からは基準電圧に相当した
ディジタル制御回路の動作をリセットさせるリセット信
号が得られる。
なお、クロック信号が正常の場合には、前記ＯＲ回路２
の再入力端子側に接続されたコンデンサＣ，，Ｃ，と抵
抗Ｒ，，Ｒ２の時定数Ｃ，Ｒ，，Ｃ！Ｒ１が比較的に大
きいので、＋５ｖとＯｖが短時間に交互に変化するクロ
ック信号で前記コンデンサＣ３゜Ｃ２が充電されること
はなく、ＯＲ回路２の再入力端子側は常に“０”であり
、ＯＲ回路２の出力側は常に“Ｏ”となり、従って、前
記のような“１″となるクロック停止信号は得られない
。
の再入力端子側に接続されたコンデンサＣ，，Ｃ，と抵
抗Ｒ，，Ｒ２の時定数Ｃ，Ｒ，，Ｃ！Ｒ１が比較的に大
きいので、＋５ｖとＯｖが短時間に交互に変化するクロ
ック信号で前記コンデンサＣ３゜Ｃ２が充電されること
はなく、ＯＲ回路２の再入力端子側は常に“０”であり
、ＯＲ回路２の出力側は常に“Ｏ”となり、従って、前
記のような“１″となるクロック停止信号は得られない
。
この発明は、前記のようなりロック信号の停止検出回路
としたので、クロック信号がローレベルあるいはハイレ
ベルのどちらの状態で停止しても、常に一定のレベルの
クロック停止信号を得ることができるので、このクロッ
ク停止信号に基づいてディジタル制御回路などの動作を
リセットさせることによって、その動作の暴走や破損を
防止することができるなどの効果がある。
としたので、クロック信号がローレベルあるいはハイレ
ベルのどちらの状態で停止しても、常に一定のレベルの
クロック停止信号を得ることができるので、このクロッ
ク停止信号に基づいてディジタル制御回路などの動作を
リセットさせることによって、その動作の暴走や破損を
防止することができるなどの効果がある。
第１図はこの発明のクロック信号の停止検出回路の実施
例を示す。 １・・・第１のオープンコレクタＮＯＴ回路、２・・・
ＯＲ回路、 ３・・・ＮＯＴ回路、 ４・・・第２のオープンコレクタＮＯＴ回路、５・・・
第３のオープンコレクタＮＯＴ回路、６・・・比較器、 Ｃ１ｗ Ｃ＊、 Ｃ３・・・コンデンサ、ＲＩ、 Ｒｚ
、 Ｒ：ｌ・・・抵抗。
例を示す。 １・・・第１のオープンコレクタＮＯＴ回路、２・・・
ＯＲ回路、 ３・・・ＮＯＴ回路、 ４・・・第２のオープンコレクタＮＯＴ回路、５・・・
第３のオープンコレクタＮＯＴ回路、６・・・比較器、 Ｃ１ｗ Ｃ＊、 Ｃ３・・・コンデンサ、ＲＩ、 Ｒｚ
、 Ｒ：ｌ・・・抵抗。
Claims (1)
- 【特許請求の範囲】 クロック信号の一方は、第１のオープンコレクタＮＯＴ
回路を介して、一端を接地したコンデンサと、所定電圧
が印加された抵抗とを接続した、ＯＲ回路の一方の入力
端子に印加されるように回路が形成され、 クロック信号の他方は、ＮＯＴ回路と第２のオープンコ
レクタＮＯＴ回路を介して、一端を接地したコンデンサ
と、所定電圧が印加された抵抗とを接続した、ＯＲ回路
の他方の入力端子に印加されるように回路が形成され、 そのＯＲ回路の出力端子からクロック信号がローレベル
あるいはハイレベルのどちらの状態で停止しても常に一
定のレベルのクロック停止信号を得るように構成したこ
とを特徴とするクロック信号の停止検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261066A JP2583446B2 (ja) | 1988-10-17 | 1988-10-17 | クロック信号の停止検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261066A JP2583446B2 (ja) | 1988-10-17 | 1988-10-17 | クロック信号の停止検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02108111A true JPH02108111A (ja) | 1990-04-20 |
| JP2583446B2 JP2583446B2 (ja) | 1997-02-19 |
Family
ID=17356604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261066A Expired - Lifetime JP2583446B2 (ja) | 1988-10-17 | 1988-10-17 | クロック信号の停止検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583446B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587786B1 (en) | 1990-12-03 | 2003-07-01 | Audio Navigation Systems, Inc. | Sensor free vehicle navigation system utilizing a voice input/output interface for routing a driver from his source point to his destination point |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828093A (ja) * | 1971-08-16 | 1973-04-13 | ||
| JPS5432040A (en) * | 1977-08-16 | 1979-03-09 | Fujitsu Ltd | Clock detector circuit |
| JPS6277653A (ja) * | 1985-10-01 | 1987-04-09 | Mitsubishi Electric Corp | 誤動作防止回路 |
-
1988
- 1988-10-17 JP JP63261066A patent/JP2583446B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828093A (ja) * | 1971-08-16 | 1973-04-13 | ||
| JPS5432040A (en) * | 1977-08-16 | 1979-03-09 | Fujitsu Ltd | Clock detector circuit |
| JPS6277653A (ja) * | 1985-10-01 | 1987-04-09 | Mitsubishi Electric Corp | 誤動作防止回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587786B1 (en) | 1990-12-03 | 2003-07-01 | Audio Navigation Systems, Inc. | Sensor free vehicle navigation system utilizing a voice input/output interface for routing a driver from his source point to his destination point |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2583446B2 (ja) | 1997-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02108111A (ja) | クロック信号の停止検出回路 | |
| JP2973444B2 (ja) | ポテンシヨメータ式センサの短絡検出装置 | |
| JPS62156564A (ja) | 回転数センサ用監視装置 | |
| JPH01197848A (ja) | Ｃｐｕの暴走防止回路 | |
| JP2972835B2 (ja) | 電源瞬断検出回路 | |
| JPH0426914Y2 (ja) | ||
| JPH0430617B2 (ja) | ||
| JP4031060B2 (ja) | 省配線リセット回路 | |
| SU949512A1 (ru) | Устройство дл измерени сопротивлений | |
| JPH11281503A (ja) | 位相差検出回路 | |
| JPH0521366B2 (ja) | ||
| JPH0440548B2 (ja) | ||
| JPS6051316A (ja) | 半導体集積回路 | |
| JPH04117731A (ja) | アナログ入力信号線の断線検出装置 | |
| JPS60149264U (ja) | 受信パルス信号検査回路 | |
| JPS62172442A (ja) | マイクロコンピユ−タの暴走検出装置 | |
| JPH05225000A (ja) | ウオッチドッグタイマ | |
| JPH047648A (ja) | マイクロコンピュータ | |
| JPS582014U (ja) | 電流検出回路 | |
| JPS6342232B2 (ja) | ||
| JPH0599955A (ja) | 故障検出機能付電流値測定回路 | |
| JPS63113642A (ja) | マイクロプロセツサの暴走監視回路 | |
| JPS61228722A (ja) | 定周期繰り返しパルスの有無検出回路 | |
| JPH01307313A (ja) | クロック信号の異常検出回路 | |
| JPH0618024B2 (ja) | 接点式エンコーダスイッチの読み取り方法 |