JPH0210830A - エッチング方法 - Google Patents
エッチング方法Info
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- JPH0210830A JPH0210830A JP16189688A JP16189688A JPH0210830A JP H0210830 A JPH0210830 A JP H0210830A JP 16189688 A JP16189688 A JP 16189688A JP 16189688 A JP16189688 A JP 16189688A JP H0210830 A JPH0210830 A JP H0210830A
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- Japan
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- etching
- opening
- mask
- silicon semiconductor
- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン半導体をエツチングする工、７チン
グ方法に関する。本発明は特に、シリコン半導体層上に
マスクを形成し、該マスクを用いてシリコン半導体をエ
ツチングするエツチング方法に関するもので、例えば、
半導体装置の製造の分野において利用することができる
ものである。
グ方法に関する。本発明は特に、シリコン半導体層上に
マスクを形成し、該マスクを用いてシリコン半導体をエ
ツチングするエツチング方法に関するもので、例えば、
半導体装置の製造の分野において利用することができる
ものである。
本発明は、シリコン半導体層上にマスクを形成し、該マ
スクを用いてシリコン半導体層をエツチングするに際し
、マスクの開口径に対する深さの比を制御してエツチン
グ時に発生する反応生成物を該開口部における上記シリ
コン半導体露出面の中心部にのみ堆積させて上記開口部
近傍の上記シリコン半導体層を異方性エツチングするこ
とによって、リソグラフィ工程を用いることに伴う解像
度によって決まる微細化の制限を受けることなく、微細
な溝等のエツチング形成を可能ならしめたものである。
スクを用いてシリコン半導体層をエツチングするに際し
、マスクの開口径に対する深さの比を制御してエツチン
グ時に発生する反応生成物を該開口部における上記シリ
コン半導体露出面の中心部にのみ堆積させて上記開口部
近傍の上記シリコン半導体層を異方性エツチングするこ
とによって、リソグラフィ工程を用いることに伴う解像
度によって決まる微細化の制限を受けることなく、微細
な溝等のエツチング形成を可能ならしめたものである。
シリコン半導体層上にマスクを形成し、該マスクを用い
てシリコン半導体をエツチングする技術は数多く知られ
ている。例えば、単結晶シリコン等に深い溝を形成して
、これを素子分離に応用する、いわゆるトレンチアイソ
レーション技術が知られている。このようなトレンチア
イソレーション技術は、半導体素子の微細化に伴い、必
要不可欠な技術となっていると言える。
てシリコン半導体をエツチングする技術は数多く知られ
ている。例えば、単結晶シリコン等に深い溝を形成して
、これを素子分離に応用する、いわゆるトレンチアイソ
レーション技術が知られている。このようなトレンチア
イソレーション技術は、半導体素子の微細化に伴い、必
要不可欠な技術となっていると言える。
上記トレンチアイソレーション技術において、アイソレ
ーション用の溝は、シリコン基板に、リソグラフィ工程
を経て、反応性イオンエツチング法によって形成するの
が一般的な従来の手法である。
ーション用の溝は、シリコン基板に、リソグラフィ工程
を経て、反応性イオンエツチング法によって形成するの
が一般的な従来の手法である。
しかし上記従来の技術により、リソグラフィ工程を利用
して溝を形成する場合、溝幅で決定されるアイソレーシ
ョン幅は不可避的にリソグラフィの解像度によって決ま
ってしまう。このため、例えば今後のＵＬＳＩ製造プロ
セスで要求される如き、より微細なアイソレーション領
域の形成のためには、このようにリソグラフィ工程での
解像度により微細化が限定されてしまうのでは、更なる
微細化の要請を満たすことができず、都合が悪い。
して溝を形成する場合、溝幅で決定されるアイソレーシ
ョン幅は不可避的にリソグラフィの解像度によって決ま
ってしまう。このため、例えば今後のＵＬＳＩ製造プロ
セスで要求される如き、より微細なアイソレーション領
域の形成のためには、このようにリソグラフィ工程での
解像度により微細化が限定されてしまうのでは、更なる
微細化の要請を満たすことができず、都合が悪い。
上記のような事情から、リソグラフイン解像度に制御さ
れない微細なアイソレーション用の溝を形成できるプロ
セスが切望されている。かつそのプロセスが、セルファ
ラインで（即ち自己整合的に）、微細な溝を形成できる
ものであることが、望まれているのである。
れない微細なアイソレーション用の溝を形成できるプロ
セスが切望されている。かつそのプロセスが、セルファ
ラインで（即ち自己整合的に）、微細な溝を形成できる
ものであることが、望まれているのである。
かかる状況で提案されている技術で代表的なものに、ペ
リフェラルエツチング法がある。しかし従来のペリフェ
ラルエツチング法は、金属シリサイドをマスク用に堆積
させる必要がある等、プロセスが複雑であるという問題
があり、簡便な方法が求められている（従来のペリフェ
ラルエツチング技術については、「半導体・集積回路技
術第２８回シンポジウムＪ （１９８４）、第４２頁
〜４７真の「ペリフェラルエツチング法による超微細溝
形成と素子分離技術」参照）。
リフェラルエツチング法がある。しかし従来のペリフェ
ラルエツチング法は、金属シリサイドをマスク用に堆積
させる必要がある等、プロセスが複雑であるという問題
があり、簡便な方法が求められている（従来のペリフェ
ラルエツチング技術については、「半導体・集積回路技
術第２８回シンポジウムＪ （１９８４）、第４２頁
〜４７真の「ペリフェラルエツチング法による超微細溝
形成と素子分離技術」参照）。
本発明は、上記諸問題点に鑑みてなされたもので、シリ
コン半導体上に微細な溝を形成することができ、しかも
この場合にリソグラフィ工程の解像度により限定される
ことなくその微細な溝の形成を実現できるエツチング方
法を提供せんとするものである。
コン半導体上に微細な溝を形成することができ、しかも
この場合にリソグラフィ工程の解像度により限定される
ことなくその微細な溝の形成を実現できるエツチング方
法を提供せんとするものである。
〔問題を解決するための手段及び作用〕本発明のエツチ
ング方法は、上記した従来の問題点を解決すべく、シリ
コン半導体層上に形成するマスクの開口径に対する深さ
の比を制御し、エツチング時に発生する反応生成物を該
開口部における上記シリコン半導体露出面の中心部にの
み堆積させ、上記開口部周辺近傍の上記シリコン半導体
層を異方性エツチングするという手段をとる。
ング方法は、上記した従来の問題点を解決すべく、シリ
コン半導体層上に形成するマスクの開口径に対する深さ
の比を制御し、エツチング時に発生する反応生成物を該
開口部における上記シリコン半導体露出面の中心部にの
み堆積させ、上記開口部周辺近傍の上記シリコン半導体
層を異方性エツチングするという手段をとる。
本発明の構成について、第１図を参照して模式的に説明
すると、次のとおりである。
すると、次のとおりである。
即ち、例えば第１図の符号（ｄ）の図で例示するように
、本発明のエツチング方法は、シリコン半導体層１上に
形成するマスク２ｄの、開口部３の開口径ｌに対する深
さＷの比を所望の最適な最終形状が得られるように制御
して、エツチング時に発生する反応生成物をシリコン半
導体１の露出面の中心部にのみ堆積させて、図の符号４
で例示する如き構造とし、開口部３の近傍のシリコン半
導体層をエツチングして、符号５で示す溝形状を得るも
のである。
、本発明のエツチング方法は、シリコン半導体層１上に
形成するマスク２ｄの、開口部３の開口径ｌに対する深
さＷの比を所望の最適な最終形状が得られるように制御
して、エツチング時に発生する反応生成物をシリコン半
導体１の露出面の中心部にのみ堆積させて、図の符号４
で例示する如き構造とし、開口部３の近傍のシリコン半
導体層をエツチングして、符号５で示す溝形状を得るも
のである。
本発明は、以下に説明する本発明者による知見に基づい
てなされたものである。
てなされたものである。
即ち、本発明者は、第１図においてそれぞれ（ａ）、
（ｂ）、（ｃ）、（ｄ）で示すように、シリコン半導
体層１をなすシリコン基板上に各々膜厚０．５μ、０．
７μ、１６０μ、２．０μのマスク２ａ。
（ｂ）、（ｃ）、（ｄ）で示すように、シリコン半導
体層１をなすシリコン基板上に各々膜厚０．５μ、０．
７μ、１６０μ、２．０μのマスク２ａ。
２ｂ、２ｃ、２ｄ （ここでは具体的には熱酸化膜マス
ク）を開口径＃＝１．０μで形成しく図は明瞭のため、
マスクの深さと開口径とのスケールは実際と違えである
）、これを適宜のエツチング条件、ここではエツチング
ガスとして塩素と窒素との混合ガス（Ｃ１ｔ＋Ｎｚ）を
用いて、圧力ＩＱｍＴ。
ク）を開口径＃＝１．０μで形成しく図は明瞭のため、
マスクの深さと開口径とのスケールは実際と違えである
）、これを適宜のエツチング条件、ここではエツチング
ガスとして塩素と窒素との混合ガス（Ｃ１ｔ＋Ｎｚ）を
用いて、圧力ＩＱｍＴ。
Ｖｃｂ＝−２００ボルト程度の条件でエッチングを行っ
た。この結果、各マスク膜厚でのエツチング形状として
、第１図（ａ）〜（ｄ）でそれぞれ示すように、各々異
なるものが得られた。
た。この結果、各マスク膜厚でのエツチング形状として
、第１図（ａ）〜（ｄ）でそれぞれ示すように、各々異
なるものが得られた。
第１図の（ａ）〜（ｄ）の各々の対比から理解されるよ
うに、マスク開口部βに対する深さＷの比、いわゆるア
スペクト比が大きくなるにつれて、マスク開口部３周辺
部のエツチングが進行するいわゆるペリフェラルエツチ
ングが起こっているのがわかる。
うに、マスク開口部βに対する深さＷの比、いわゆるア
スペクト比が大きくなるにつれて、マスク開口部３周辺
部のエツチングが進行するいわゆるペリフェラルエツチ
ングが起こっているのがわかる。
この現象は、このエツチングガス系での反応生成物６で
あるＳｒ ｘＮｙが、第２図に略示するように中央が厚
く盛り上がった如き形状で開口部３の底部に堆積し、こ
れがマスクとなってエツチングが進行したために起こっ
たものと考えられる。
あるＳｒ ｘＮｙが、第２図に略示するように中央が厚
く盛り上がった如き形状で開口部３の底部に堆積し、こ
れがマスクとなってエツチングが進行したために起こっ
たものと考えられる。
即ちこの場合、開口部３のアスペクト比が大きくなると
、開口部底部から見た見込み角の差によって、反応生成
物６は、第２図に示すように開口部周辺で薄＜、中心付
近で厚く堆積する。このため、反応生成物６の堆積の少
ない開口部周辺領域のみのエツチングが進行し、ペリフ
ェラルエツチングによる微細溝が形成される（第２図中
、２はマスクである）。
、開口部底部から見た見込み角の差によって、反応生成
物６は、第２図に示すように開口部周辺で薄＜、中心付
近で厚く堆積する。このため、反応生成物６の堆積の少
ない開口部周辺領域のみのエツチングが進行し、ペリフ
ェラルエツチングによる微細溝が形成される（第２図中
、２はマスクである）。
本発明は、上記説明した如く、エツチングガスによる生
成物の堆積とエツチングの競合反応を利用してペリフェ
ラルエツチングを行うものであって、即ち、従来行って
きたペリフェラルエツチングと異なり、エツチングマス
クとなる材料をシリコン基板上に被覆する工程を要する
ことなく、ペリフェラルエツチングのマスクをエツチン
グ時の反応生成物の堆積によってまかなうことにより、
リソグラフィの解像度以上に微細な溝をシリコン基板に
形成することを可能ならしめたものである。
成物の堆積とエツチングの競合反応を利用してペリフェ
ラルエツチングを行うものであって、即ち、従来行って
きたペリフェラルエツチングと異なり、エツチングマス
クとなる材料をシリコン基板上に被覆する工程を要する
ことなく、ペリフェラルエツチングのマスクをエツチン
グ時の反応生成物の堆積によってまかなうことにより、
リソグラフィの解像度以上に微細な溝をシリコン基板に
形成することを可能ならしめたものである。
しかも本発明によれば、第１図で説明した如く、マスク
開口部の開口径ｌと深さＷとの制御により、セルファラ
インで溝を形成することを可能にできる。
開口部の開口径ｌと深さＷとの制御により、セルファラ
インで溝を形成することを可能にできる。
本発明は、開口径が狭いほどマスクのアスペクト比は大
きくなり、底部から見た堆積物（反応生成物６）の見込
み角に差が出てくるため、１μ以下の領域の周辺にペリ
フェラルエツチングを行う際などに特に有効となるとい
うことができる。例えば、後記実施例で説明する高速Ｅ
ＣＬ等のバイポーラデバイスの如く、エミツタ幅を狭め
て素子の高速化を図るような素子について、本発明は有
効に適用できる。
きくなり、底部から見た堆積物（反応生成物６）の見込
み角に差が出てくるため、１μ以下の領域の周辺にペリ
フェラルエツチングを行う際などに特に有効となるとい
うことができる。例えば、後記実施例で説明する高速Ｅ
ＣＬ等のバイポーラデバイスの如く、エミツタ幅を狭め
て素子の高速化を図るような素子について、本発明は有
効に適用できる。
次に本発明の実施例として、本発明をバイポーラデバイ
スの形成に適用した応用例を説明する。
スの形成に適用した応用例を説明する。
但し当然のことではあるが、本発明は図示の実施例によ
り限定されるものではない。
り限定されるものではない。
第３図に断面図で示すのは、例えば高速ＥＣＬ等のバイ
ポーラデバイスである。第３図中、符号７１はコレクタ
、７２はエミッタ、７３はベースの各電極である。７４
は、エミッタ領域のｎ″領域ある。７５は該ｎ″領域４
に近様するｐ゛領域ある。８１．８２はポリシリコン層
である。
ポーラデバイスである。第３図中、符号７１はコレクタ
、７２はエミッタ、７３はベースの各電極である。７４
は、エミッタ領域のｎ″領域ある。７５は該ｎ″領域４
に近様するｐ゛領域ある。８１．８２はポリシリコン層
である。
８３．８４はインシュレータである。
高速ＥＣＬ等のバイポーラデバイスでは、エミツタ幅を
せばめて、素子の高速化を図ることが行われているが、
この際、第３図に示すように、集積度を上げるため、ベ
ース領域のコンタクトをポリシリコン８１でとっており
、この部分の拡散層はかなりの高濃度となる。このため
、従来は見られなかったエミッタからベースへのキャリ
アの注入が横方向に起こって、素子のスピードを遅らせ
るいわゆるサイドインジェクション（Ｓｉｄｅ Ｉｎｊ
ｅｃｔｉｏｎ）効果が出てきてしまう。つまり、第４図
（ａ）に略示する如く、エミッタ領域のｎ＋領域７４か
ら、矢印Ｉで示すようにベース方向へキャリアの注入が
生じるのである。これを防止するには、狭いエミッタの
拡散層（ｎ″領域７４）の側部に、第４図（ｂ）に示す
ようなインシュレータ領域９を形成して、注入が矢印■
方向に起こるようにすればよい。第３図の例は、同図に
示すように、このようなインシュレータ領域９を、幅０
．１μ程度設けて分離用アイソレーション領域としたも
のであり、かかるインシュレータ領域９の形成に、本発
明のエツチング方法を適用したちの゛である。
せばめて、素子の高速化を図ることが行われているが、
この際、第３図に示すように、集積度を上げるため、ベ
ース領域のコンタクトをポリシリコン８１でとっており
、この部分の拡散層はかなりの高濃度となる。このため
、従来は見られなかったエミッタからベースへのキャリ
アの注入が横方向に起こって、素子のスピードを遅らせ
るいわゆるサイドインジェクション（Ｓｉｄｅ Ｉｎｊ
ｅｃｔｉｏｎ）効果が出てきてしまう。つまり、第４図
（ａ）に略示する如く、エミッタ領域のｎ＋領域７４か
ら、矢印Ｉで示すようにベース方向へキャリアの注入が
生じるのである。これを防止するには、狭いエミッタの
拡散層（ｎ″領域７４）の側部に、第４図（ｂ）に示す
ようなインシュレータ領域９を形成して、注入が矢印■
方向に起こるようにすればよい。第３図の例は、同図に
示すように、このようなインシュレータ領域９を、幅０
．１μ程度設けて分離用アイソレーション領域としたも
のであり、かかるインシュレータ領域９の形成に、本発
明のエツチング方法を適用したちの゛である。
仮に、従来のプロセスでこのような幅０．１μ程度のイ
ンシュレータ領域９を設けようとすると、第５図に図示
するように、エミッタとなる拡散層（ｎ’領域７４）を
覆って、ベース領域との間にフォトレジストマスク２”
を形成しなくてはならず、工程増という問題があること
は勿論であるが、基本的にリソグラフィの合わせや解像
度の点から、実質上このようなマスクを形成することは
不可能であった。これに対し、本発明を用いれば、第６
図に示すように、０．５〜０．６μ程度のエミッタ領域
（ｎ″領域７４）の端部に、セルファラインでインシュ
レーション領域の形成用の浅い溝を形成することが可能
となり、これでインシュレータ領域９を形成でき、よっ
て、第３図の如きインシュレータ領域９を有する素子の
形成が実現できるのである。このように本発明を用いれ
ば、本実施例の如きＥＣＬ−３子について、そのアクセ
スタイム向上に寄与することができる。
ンシュレータ領域９を設けようとすると、第５図に図示
するように、エミッタとなる拡散層（ｎ’領域７４）を
覆って、ベース領域との間にフォトレジストマスク２”
を形成しなくてはならず、工程増という問題があること
は勿論であるが、基本的にリソグラフィの合わせや解像
度の点から、実質上このようなマスクを形成することは
不可能であった。これに対し、本発明を用いれば、第６
図に示すように、０．５〜０．６μ程度のエミッタ領域
（ｎ″領域７４）の端部に、セルファラインでインシュ
レーション領域の形成用の浅い溝を形成することが可能
となり、これでインシュレータ領域９を形成でき、よっ
て、第３図の如きインシュレータ領域９を有する素子の
形成が実現できるのである。このように本発明を用いれ
ば、本実施例の如きＥＣＬ−３子について、そのアクセ
スタイム向上に寄与することができる。
リソグラフィ工程による必要なく、微細な溝をシリコン
基板に形成することができ、例えば目的とする微細な開
口部の、さらにその周辺のみを選択的に加工して、例え
ばアイソレーション用等の微細な溝を作ることが可能な
らしめられるのである。
基板に形成することができ、例えば目的とする微細な開
口部の、さらにその周辺のみを選択的に加工して、例え
ばアイソレーション用等の微細な溝を作ることが可能な
らしめられるのである。
第１図は、本発明の詳細な説明図、第２図は、同じ（そ
の作用説明図である。第３図は、本発明を適用して形成
した半導体装置の一例の断面図、第４図（ａ）（ｂ）は
、該実施例の作用説明図、第５図及び第６図は、従来プ
ロセスと本発明のプロセスとの対比説明図である。 １・・・シリコン半導体層、２，２ａ〜２ｄ・・・マス
ク、３・・・開口部、４・・・半導体層露出面中心部（
堆積部）、５・・・溝。 ｌ・・・マスク開口部径、Ｗ・・・マスク開口部深さ。 〔発明の効果〕 上述の如く本発明のエツチング方法によれば、第 図 ２’ＰＲ７又フ 対に一説７明図（徒米Ｊ又科ゴ） 第５図 ｎｒｃＳＢ月図（オリ６８月）’ｏｔ刈第６図
の作用説明図である。第３図は、本発明を適用して形成
した半導体装置の一例の断面図、第４図（ａ）（ｂ）は
、該実施例の作用説明図、第５図及び第６図は、従来プ
ロセスと本発明のプロセスとの対比説明図である。 １・・・シリコン半導体層、２，２ａ〜２ｄ・・・マス
ク、３・・・開口部、４・・・半導体層露出面中心部（
堆積部）、５・・・溝。 ｌ・・・マスク開口部径、Ｗ・・・マスク開口部深さ。 〔発明の効果〕 上述の如く本発明のエツチング方法によれば、第 図 ２’ＰＲ７又フ 対に一説７明図（徒米Ｊ又科ゴ） 第５図 ｎｒｃＳＢ月図（オリ６８月）’ｏｔ刈第６図
Claims (1)
- 【特許請求の範囲】 １、シリコン半導体層上にマスクを形成し、該マスクを
用いてシリコン半導体層をエッチングするエッチング方
法において、 上記シリコン半導体層上に形成するマスクの開口径に対
する深さの比を制御し、エッチング時に発生する反応生
成物を該開口部における上記シリコン半導体層露出面の
中心部にのみ堆積させ、上記開口部周辺近傍の上記シリ
コン半導体層を異方性エッチングすることを特徴とする
エッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16189688A JPH0210830A (ja) | 1988-06-29 | 1988-06-29 | エッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16189688A JPH0210830A (ja) | 1988-06-29 | 1988-06-29 | エッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210830A true JPH0210830A (ja) | 1990-01-16 |
Family
ID=15744069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16189688A Pending JPH0210830A (ja) | 1988-06-29 | 1988-06-29 | エッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210830A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5169233A (en) * | 1990-10-17 | 1992-12-08 | British Steel Plc | Methods of measuring temperature and apparatus for use therewith |
-
1988
- 1988-06-29 JP JP16189688A patent/JPH0210830A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5169233A (en) * | 1990-10-17 | 1992-12-08 | British Steel Plc | Methods of measuring temperature and apparatus for use therewith |
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