JPS635567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS635567A JPS635567A JP15034986A JP15034986A JPS635567A JP S635567 A JPS635567 A JP S635567A JP 15034986 A JP15034986 A JP 15034986A JP 15034986 A JP15034986 A JP 15034986A JP S635567 A JPS635567 A JP S635567A
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- tungsten
- polycrystalline silicon
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に低抵抗を有
する多結晶シリコンとタングステンシリサイドからなる
ゲート電極の形成方法に関する。
する多結晶シリコンとタングステンシリサイドからなる
ゲート電極の形成方法に関する。
従来、多結晶シリコンとタングステンシリサイドの２層
構造を用いた低抵抗のゲート電極を形成するには、半導
体基板上の多結晶シリコン層をバターニングしゲート電
極下層を形成したのち、５１０２膜を化学的気相成長法
等で全面に形成し、リアクティブイオンエツチング法（
以下ＲＩＥ法という）によってゲート電極下層上面部の
５Ｉ０２膜を除去してから、スパッタ法あるいは蒸着法
によって基板全面にタングステンを堆積し、熱処理によ
ってゲート電極下層の上部のみをシリサイド化した後、
未反応のタングステンを除去する方法が一般的に用いら
れていた。
構造を用いた低抵抗のゲート電極を形成するには、半導
体基板上の多結晶シリコン層をバターニングしゲート電
極下層を形成したのち、５１０２膜を化学的気相成長法
等で全面に形成し、リアクティブイオンエツチング法（
以下ＲＩＥ法という）によってゲート電極下層上面部の
５Ｉ０２膜を除去してから、スパッタ法あるいは蒸着法
によって基板全面にタングステンを堆積し、熱処理によ
ってゲート電極下層の上部のみをシリサイド化した後、
未反応のタングステンを除去する方法が一般的に用いら
れていた。
しかしながら、従来の多結晶シリコンとタングステンシ
リサイドからなるゲート電極形成方法セは、ゲート電極
下層の側面被覆用５Ｉ０２の形成は、５Ｉ０２膜の化学
的気相成長工程とＲＩＥ工程とを含むため、工程が複雑
であるという欠点があった。
リサイドからなるゲート電極形成方法セは、ゲート電極
下層の側面被覆用５Ｉ０２の形成は、５Ｉ０２膜の化学
的気相成長工程とＲＩＥ工程とを含むため、工程が複雑
であるという欠点があった。
また、シリサイド化熱処理工程ではタングステンが基板
全面を覆っているため、熱処理中に形成したシリサイド
膜中をＳ１原子が拡散して行き、ソース・ドレイン領域
上部の不要部分にまでシリサイドが形成されるという欠
点もあった。
全面を覆っているため、熱処理中に形成したシリサイド
膜中をＳ１原子が拡散して行き、ソース・ドレイン領域
上部の不要部分にまでシリサイドが形成されるという欠
点もあった。
本発明の目的は、簡単な工程で精度よく低抵抗のゲート
電極を形成することのできる半導体装置の製造方法を提
供することにある。
電極を形成することのできる半導体装置の製造方法を提
供することにある。
本発明の半導体装置の製造方法は、半導体基板表面に形
成された酸化膜上に多結晶シリコン層を形成する工程と
、前記多結晶シリコン層上にフォトレジストよりなるマ
スクを形成したのち酸素を含む反応性ガスを用いるドラ
イエツチング法により多結晶シリコン層をエツチングし
ゲート電極下層を形成すると同時に、ゲート電極下層の
側面に酸化膜を形成する工程と、前記マスクを除去した
のちＷＦ６ガスを用いる化学的気相成長法により、タン
グステンシリサイド形成温度で前記ゲート電極下層上に
選択的にタングステン膜を成長させてタングステンシリ
サイド膜を形成し、ゲート電極下層とタングステンシリ
サイド膜からなるゲート電極を形成する工程とを含んで
構成される。
成された酸化膜上に多結晶シリコン層を形成する工程と
、前記多結晶シリコン層上にフォトレジストよりなるマ
スクを形成したのち酸素を含む反応性ガスを用いるドラ
イエツチング法により多結晶シリコン層をエツチングし
ゲート電極下層を形成すると同時に、ゲート電極下層の
側面に酸化膜を形成する工程と、前記マスクを除去した
のちＷＦ６ガスを用いる化学的気相成長法により、タン
グステンシリサイド形成温度で前記ゲート電極下層上に
選択的にタングステン膜を成長させてタングステンシリ
サイド膜を形成し、ゲート電極下層とタングステンシリ
サイド膜からなるゲート電極を形成する工程とを含んで
構成される。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ＞、（ｂ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず第１図（ａ＞に示すように、シリコン基板１表面に
形成されたシリコン酸化膜２上に多結晶シリコン層を形
成した後、この多結晶シリコン層上にフォトレジストよ
りなるマスク４を形成する。続いてこのマスク４を用い
、酸素を含む反応性ガス、例えばＳＦ６＋０２ガス、を
用いるドライエツチング法により多結晶シリコン層をエ
ツチングし、ゲート電極下層３を形成する。このエツチ
ングによりゲート電極下層３の側面には薄い酸化膜５が
同時に形成される。
形成されたシリコン酸化膜２上に多結晶シリコン層を形
成した後、この多結晶シリコン層上にフォトレジストよ
りなるマスク４を形成する。続いてこのマスク４を用い
、酸素を含む反応性ガス、例えばＳＦ６＋０２ガス、を
用いるドライエツチング法により多結晶シリコン層をエ
ツチングし、ゲート電極下層３を形成する。このエツチ
ングによりゲート電極下層３の側面には薄い酸化膜５が
同時に形成される。
次に第１図（ｂ）に示すように、マスク４を除去したの
ち、ＷＦ６ガスを用いる化学的気相成長法により、タン
グステンシリサイド形成温度でゲート電極下層３上に選
択的にタングステン膜を成長させる。
ち、ＷＦ６ガスを用いる化学的気相成長法により、タン
グステンシリサイド形成温度でゲート電極下層３上に選
択的にタングステン膜を成長させる。
タングステンの化学的気相成長法はシリコンによるＷＦ
６の還元反応であるため、Ｓ＋０２で被覆されたゲート
電極下層３の側面にはタングステンは被着しない。この
段階でシリコン基板１の温度をタングステンシリサイド
形成温度（約６００℃〉としておけば堆積したタングス
テンは直ちに下地の多結晶シリコンと反応して、タング
ステンシリサイド膜６が生成する。
６の還元反応であるため、Ｓ＋０２で被覆されたゲート
電極下層３の側面にはタングステンは被着しない。この
段階でシリコン基板１の温度をタングステンシリサイド
形成温度（約６００℃〉としておけば堆積したタングス
テンは直ちに下地の多結晶シリコンと反応して、タング
ステンシリサイド膜６が生成する。
ここでタングステンの堆積速度を、シリサイド化反応の
速度およびゲート電極下層３からタングステンシリサイ
ド膜６中を上方に拡散して行くシリコンの拡散速度より
小さくなるように設定することにより、タングステン堆
積面がタングステンで覆われてＷＦ６とシリコンの反応
が停止することなく、連続的にタングステンシリサイド
膜６が生成され、ゲート電極下層３とタングステンシリ
サイド膜６からなる低抵抗のゲート電極１０を精度よく
形成することができる。
速度およびゲート電極下層３からタングステンシリサイ
ド膜６中を上方に拡散して行くシリコンの拡散速度より
小さくなるように設定することにより、タングステン堆
積面がタングステンで覆われてＷＦ６とシリコンの反応
が停止することなく、連続的にタングステンシリサイド
膜６が生成され、ゲート電極下層３とタングステンシリ
サイド膜６からなる低抵抗のゲート電極１０を精度よく
形成することができる。
以上説明したように本発明は、酸素を含む反応性ガスを
用いる多結晶シリコンのドライエツチング法と、タング
ステンの選択的な化学的気相成長法とを用いることによ
り、簡単な工程で低抵抗のゲート電極を精度よく形成す
ることのできる半導体装置の製造方法が得られる。
用いる多結晶シリコンのドライエツチング法と、タング
ステンの選択的な化学的気相成長法とを用いることによ
り、簡単な工程で低抵抗のゲート電極を精度よく形成す
ることのできる半導体装置の製造方法が得られる。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
Claims (1)
- 半導体基板表面に形成された酸化膜上に多結晶シリコン
層を形成する工程と、前記多結晶シリコン層上にフォト
レジストよりなるマスクを形成したのち酸素を含む反応
性ガスを用いるドライエッチング法により多結晶シリコ
ン層をエッチングしゲート電極下層を形成すると同時に
、該ゲート電極下層の側面に酸化膜を形成する工程と、
前記マスクを除去したのちＷＦ＿６ガスを用いる化学的
気相成長法により、タングステンシリサイド形成温度で
前記ゲート電極下層上に選択的にタングステン膜を成長
させてタングステンシリサイド膜を形成し、ゲート電極
下層とタングステンシリサイド膜からなるゲート電極を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15034986A JPS635567A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15034986A JPS635567A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635567A true JPS635567A (ja) | 1988-01-11 |
Family
ID=15495048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15034986A Pending JPS635567A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635567A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231091A (ja) * | 1994-02-17 | 1995-08-29 | Nec Corp | 半導体装置の製造方法 |
| WO2008047564A1 (fr) * | 2006-09-29 | 2008-04-24 | Nec Corporation | Procédé de fabrication de dispositif semi-conducteur et dispositif semi-conducteur |
-
1986
- 1986-06-25 JP JP15034986A patent/JPS635567A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231091A (ja) * | 1994-02-17 | 1995-08-29 | Nec Corp | 半導体装置の製造方法 |
| WO2008047564A1 (fr) * | 2006-09-29 | 2008-04-24 | Nec Corporation | Procédé de fabrication de dispositif semi-conducteur et dispositif semi-conducteur |
| JPWO2008047564A1 (ja) * | 2006-09-29 | 2010-02-25 | 日本電気株式会社 | 半導体装置の製造方法及び半導体装置 |
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